五年多前，比利時微電子研究中心（imec）提出了半鑲嵌（semi-damascene）這個全新的模組方法，以應對先進技術節點銅雙鑲嵌製程所面臨的RC延遲增加問題。

當半鑲嵌製程與像是釕（Ru）等可圖形化金屬並用時，預計會在RC延遲、面積、成本和功率效率方面帶來高效益，提供了一條微縮內連導線的發展道路。

本文回顧這個概念的價值主張、總結最頂尖的釕（Ru）半鑲嵌技術之挑戰和潛在解決方案，並呼籲產學界合作排除導入業界的發展障礙。

未來內連的半鑲嵌潛能

1997年，把銅雙鑲嵌（Cu dual-damascene）整合方案導入邏輯和記憶體晶片的後段製程，劃下了半導體歷史的轉折點。晶片製造商不再使用鋁材減法金屬化（subtractive metallization），而是改用例如鍍銅和化學機械研磨（CMP）的溼式製程。當時為了處理鋁基內連導線的RC延遲增加（電阻—電容的乘積變大的結果），這場激進的轉變有其必要。銅雙鑲嵌製程具備成本效益，還能用於後段製程的多層堆疊，過去的目標是實現接下來多個邏輯和記憶體技術世代。

但是從幾年前開始，後段製程最關鍵元件層的導線間距將會降到20奈米以下。微縮到這個程度時，銅雙鑲嵌會喪失發展動能。因為持續縮小的導線尺寸會越來越接近銅電子的平均自由路徑，RC延遲也會明顯增加。此外，銅金屬化需要一層阻障層、一層襯墊層和一層覆蓋層，才能確保可靠度良好和避免銅材向外擴散到介電材料。但這些附加的元件層開始耗用大部分的可用導線總寬度，這意味著金屬內連導線不能充分利用寶貴的導電區域。這些問題迫使晶片產業去研究能在緊密金屬間距提供更好品質因子（FOM）的金屬化替代方案。

imec在2017年首次申請一項專利之後，2020年向半導體界發表了一個全新的金屬化概念，並將其命名為「半鑲嵌（semi-damascene）」。半鑲嵌整合就像是鋁基金屬化，開始都是對第一層局部內連金屬層進行直接圖形化（或減法金屬化），所以需要可圖形化的金屬材料，例如鎢（W）、鉬（Mo）、釕（Ru）等。接著，連接下一層導線層的通孔採用單鑲嵌製程來完成圖形化，即在介電層蝕刻出的一個孔洞先由金屬填充，然後完成過度填充（overfill）—表示金屬會持續沉積，直到一層金屬層形成於介電層之上。這層金屬層隨後進行曝光及蝕刻，以形成第二導線層，包含垂直於第一導線層的導線。

圖一 : imec半鑲嵌流程的示意圖。(a)釕蝕刻（形成底層局部內連導線Mx)；(b)以介電材料填充間隙或形成氣隙；(c)通孔蝕刻；以及(d)通孔填充和頂層導線Mx+1成形（粉色為釕；藍色為低介電材料；綠色為硬光罩）。

半鑲嵌製程的價值主張前途有望。可以將其視為有潛力擴展到多個元件層的雙層金屬化模組—這為其帶來成本效益。減法蝕刻能讓金屬導線的深寬比（AR）高於傳統的銅導線，進而改良電阻。至於介電層，採用半鑲嵌製程的金屬導線還可能與氣隙（airgap）結合，而非進行低介電材料的間隙填充。氣隙具備更低的介電常數，使得元件層內的電容較小。半鑲嵌製程除了RC方面的效率更高，還不必使用金屬化學機械研磨（CMP），進而簡化製程，最終提升導線高度控制能力。使用耐火金屬也有好處。運用這些金屬可能無需阻障層，所以通孔和導線的電阻較低。這些金屬還能防止電遷移，整體來說，在較小的尺寸下，電阻比銅材還低。

業界迴響：前景可期但屬破壞性的技術

自從imec推出半鑲嵌整合的概念以來，多家機構已著手研究類似的新方案，而且至今持續透過模擬和實驗取得了穩定的進展。目前這套方案的第一個步驟，亦即對第一金屬層進行蝕刻，已經成功由多間機構在會議上展示和報導。實驗持續顯明，在第一局部導線層把經過蝕刻的釕（Ru）用來取代銅（Cu）已經能提供所亟需的效益，甚至是在導線深寬比約為2這樣不算高的情況下。在接續的幾個世代，深寬比可能增加到3:1或6:1，然後整合到多個局部金屬層。研發證據越來越多，在在顯示半鑲嵌製程確實是提供內連微縮發展的可靠選擇。

同時還有一些疑慮。業界正在考慮啟動第一代半鑲嵌製程的研發作業，也就是實際生產前的階段。如同任何的新技術，業界不會一蹴而就。半鑲嵌整合製程顛覆了傳統的後段製程技術。不僅需要新型工具和材料，或許還要一些在研究階段仍未探討的缺陷機制。只有在這項技術具備多個技術世代的發展潛力時，才有可能吸引這些投資。雖然處理單層金屬層的第一步驟已充分刊載於文獻，但製造雙層甚至是多層的整合方案（半鑲嵌製程能完全發揮性能和效益的所在）仍然較少談及。這也是為什麼imec會鼓勵研發界開始討論、協助填補剩餘「間隙」，以及在內連技術會議上分享有關多層元件層整合方案的見解。

imec內連技術發展藍圖：推行五代半鑲嵌製程

imec提議要逐步引進後面幾個半鑲嵌技術世代。第一代半鑲嵌製程預計會導入imec的A10或A7邏輯技術節點，最關鍵的內連金屬間距在這階段會越來越接近18奈米。這時，環繞閘極（GAA）奈米片整合製程估計會成為主流，而互補式場效電晶體（CFET）還未準備就緒。因此，導入半鑲嵌製程將會成為晶片製造商必須面對的唯一主要挑戰。

圖二 : mec邏輯晶片發展藍圖。

imec提議在M0金屬層（繼中段製程之後的第一局部金屬層）導入蝕刻後的釕（Ru）材。此第一代製程的金屬導線深寬比將會落在2:1，略高於目前標準銅導線的深寬比（約為1.6）。這種做法還能搭配另一點有利特性，那就是在緊湊的金屬間距下使用無需阻障層的釕材，未來在電阻和可靠度方面所提供的好處已經勝過銅材。

在第二代半鑲嵌製程，imec計劃提高M0金屬導線的深寬比至3，這將進一步降低電阻，還會透過一個無阻障層的通孔來整合M0金屬層。由於深寬比變高通常會增加元件層內的電阻，這一代製程需要氣隙，而非低介電材料（low-k）的間隙填充。搭配使用氣隙除了提供更低的介電常數，還能避免「間隙填充的問題」：利用介電材料來均勻填充狹窄溝槽的技術挑戰。

第三代製程運用半鑲嵌技術來新增一條通孔和一層第二金屬層，將能實現M0和M2局部金屬層的半鑲嵌整合，這兩層是後段製程中最關鍵的元件層。第四代製程可能會出現更多的半鑲嵌元件層。深寬比會漸漸增加到4或5，甚至更高，全取決於未來可行的規格。當深寬比高達6左右，並結合氣隙時，充足的RC效益預計會勝過其他技術選項。

長遠來看，或稱之為第五代製程，imec預期會有替代金屬用於入半鑲嵌製程的發展路徑。試想在緊湊的內連導線間距採用品質因子（FOM）更好的可圖形化二元或三元化合物，而非單一金屬。

圖三 : mec半鑲嵌製程發展途徑推出接下來幾個具備更高RC性能的半鑲嵌技術世代（HM為硬光罩；DD為雙鑲嵌；SD為半鑲嵌）。

因此，半鑲嵌製程可能成為後段製程的下一個轉折點。該技術具備絕佳的價值主張，且不只是在電阻、電容和佔用面積方面。實驗和模擬也顯示，相較於銅雙鑲嵌方案，半鑲嵌方案的功耗較低，熱學特性也更佳。與此同時，按照上述架構逐步實施半鑲嵌製程，將能把每逢引進全新技術時所面臨的相關風險降到最小。

推動先進半鑲嵌技術世代的實現

雖然第一代和第二代半鑲嵌製程已經準備好進入研發階段，但接下來幾個技術世代仍需要更多研究來示範實作和完善。主要挑戰可以分為多層半鑲嵌整合製程、深寬比（AR）的增加，以及用於第五代製程的新型金屬材料探索。

以下是imec研究人員的研發近況報告。這些成果不只是用來填補剩餘的技術差距，也是打算用來刺激討論和鼓勵其他研究單位來協助imec的這項研究—造福整個生態系。

開發先進內連的多層整合方案

如前所述，半鑲嵌本就是一套雙金屬層的整合方案，還有望擴展到多層元件層。然而，為多層整合方案設計的製程優化技術還在嗷嗷待哺。什麼是實施這些方案的最佳做法？ 該用哪些微影蝕刻製程、硬光罩和光阻劑？ 又要怎麼整合在後段製程後續元件層內用來連接極窄內連導線的通孔？

為了回答最後一題，imec稍早提出了全自對準通孔（fully self-aligned via，簡稱為FSAV）作為半鑲嵌製程的一個關鍵組件。這些通孔確保所有的導線和通孔能符合常規地完成對準（包含通孔的頂部和底部），這是在通孔與導線之間實現低漏電的關鍵。至今，包含imec在內的多間研究機構已經為全自對準通孔（FSAV）發表了多套整合方案。

2024年IEEE國際內連技術會議（IITC）上，imec領先為不同的全自對準通孔（FSAV）整合方案進行基準測試，目標是探索這些通孔在12吋晶圓廠的最佳應用方案。換句話說，我們要如何運用通孔對導線的最佳化疊對來滿足目標的通孔電阻值，同時確保整片12吋晶圓的變異性低且再現性高？

除了用來製造通孔的傳統單鑲嵌方案（全自對準通孔），亦即在二氧化矽介電層蝕刻出一個孔洞後再用金屬填充的通孔，imec也探索了兩套柱狀全自對準通孔（FSAV）整合方案，也就是在一層金屬層上直接蝕刻來形成柱狀的通孔。這兩種方案分別稱為「異質柱狀（hybrid pillar，簡稱為HP-FSAV）」和「結合蝕刻停止層的柱狀（PE-FSAV）」。

圖四 : 在導線間距為26奈米的情況下，三種不同的全自對準通孔（fully self-aligned via）方案所展現的通孔電阻分佈和穿透電子顯微鏡（TEM）截面圖。

這三套整合方案有諸多不同之處，包含製程步驟的數量、所用的圖形化和蝕刻製程、光罩整合技術和光阻劑類型（也就是說為了讓這些柱狀結構成型，可以在極紫外光（EUV）微影製程進行圖形調性反轉）。不過關於達到目標的通孔電阻值及通孔對導線疊對邊距，這三種方案已經充分展示其可行性。

最顯著的差別牽涉到在晶圓上所達到的電阻均勻度。所有的整合方案都能在通孔微影蝕刻製程提供充分的操作容許範圍（process window），所以這些方案都能相容於目前我們供應商現有的直接金屬蝕刻設備。其他由imec進行的研究顯示，自對準的操作容許範圍也能用於氣隙製程；當導線深寬比繼續增加時，為了維持電容上的優勢，就必須使用氣隙。

圖五 : 在整條Mx導線進行疊對的通孔電阻分佈，顯示出疊對邊距。這三張3D草圖顯示了這三種全自對準通孔（FSAV）方案出現約莫7奈米的疊對偏移。

所以現況證明了有些方案能在技術上實現至少雙層的半鑲嵌製程。同時，經過展示的晶圓數量有限。因此，imec鼓勵其他機構來協助解決這個難題，再讓半導體生態系「決定」用來持續發展的最佳選擇。

半鑲嵌導線的深寬比持續增加：瞭解和緩解發展障礙

透過持續增加釕（Ru）半鑲嵌導線的深寬比，其電阻有可能持續下降。2022年，imec展示的首批證據顯示，相較於較低深寬比的方案，導入6:1深寬比的半鑲嵌製程確實能大幅提升RC延遲的表現。隨後不久，初步實驗指出，高深寬比的導線也能相容於多層元件層的製程方案。

製造深寬比（2:1和3:1）不算高的內連導線相對容易理解，但要在增加深寬比的同時保持良好的導線電阻和可靠度，這就需要精熟的技術。目前已經顯示，同時滿足兩者對幾乎所有的製程步驟來說都是挑戰，包含圖形化和蝕刻、清洗及缺陷控制。舉例來說，直接對金屬進行蝕刻會「侵蝕」釕線的側壁，導致導線斷裂的缺陷。而且這個問題會隨著深寬比增加而加劇。為了取得最低的導線電阻，必須要對高深比導線的形成和可靠度有更基本的理解。

圖六 : 朝向更高深寬比的金屬導線發展。

作為第一個重要洞見，imec研究人員發現過去用來製造高深寬比金屬導線的堆疊成分會嚴重影響半鑲嵌導線的電阻。顯示出導線斷裂的缺陷是影響堆疊相依（stack-dependent）元件性能的主要因素。經過多次實驗，imec找到了最佳化的堆疊，首先沉積1奈米的氮化鈦（TiN）以強化附著力，接著以物理氣相沉積法來形成釕（Ru）層。相較於這項研究所用的其他成分，上述堆疊提供給金屬導線整體高度的電阻最低。再者，這項研究首度指出導線缺陷是受到釕（Ru）金屬晶粒結構和晶體方向的影響。這些表面形貌參數大多取決於所用的釕材沉積法，而使用物理氣相沉積法較為有利。

除了洞察影響釕線電阻的參數，imec近期想出一套獨特的方法，從電阻和均勻度的角度來進一步改良高深寬比的導線：把一層次奈米（sub-nm）的氮化鈦（TiN）或鎢（W）層夾在兩片釕（Ru）層之間。結果顯示，相較於其他堆疊，這種新增一層元件層的三明治型堆疊在進行直接金屬蝕刻時比較不容易產生側向侵蝕和導線斷裂。這種「缺陷緩和層（defect mitigation layer，簡稱為DML）」的主要好處是能讓高深寬比的長距導線具備低缺陷，這對發展大於6深寬比的釕半鑲嵌來說是前景有望的成果。

這些研究結果都已發表於2024年IEEE國際超大型積體電路技術研討會（VLSI Symposium）。此實驗顯示了間距低至24奈米的導線具備良好的可靠度。不過，同時也需要更多的研究來完善這些成果和推進到18奈米間距、呈現與氣隙整合的相容性，還有展示數量夠多的依時介電崩潰測試（TDDB）和機械可靠度邊際（reliability margin）。

圖七 : 比較有無缺陷緩和層（DML）的6:l深寬比導線在不同金屬間距（18-26奈米）下的電阻降幅。

先進內連：尋求替代導體材料

目前為止，有關半鑲嵌整合製程的研究主要都以釕（Ru）為導體。幾年前，imec開始研究是否有其他發展潛力更好的金屬。探索範圍從金屬元素擴及有序的二元和三元化合物。初步研究顯示材料探索的發展看好，接著世界各地的數支研發團隊開始採納這個想法，並一起尋求候選的合金。近期，這群研發人員齊聚於2024年IEEE國際超大型積體電路技術研討會（VLSI Symposium）的主題工作坊「先進內連應用的新型金屬材料」。這場工作坊由比利時微電子研究中心（imec）籌辦，目標是從產業和學術角度來探討最新與前沿的研究方向。

由於候選的合金數量眾多，imec開始研究建立一套獨特方法論來篩選及排列這些可能採用的候選材料。以銅材為標準進行基準測試時，他們確認了兩項品質因子（FOM）：候選化合物的內聚能，以及塊材電阻率和載子平均自由路徑的乘積。初級模擬揭示了一系列揀選之後的候選材料，包含像是鋁介金屬化合物，作為未來實驗的開端。

目前全球各地的研究團隊們都在研究這些候選合金的電阻在較小尺寸下的表現。例如，當沉積鋁介金屬化合物薄膜時，與薄膜成形相關的缺陷機制似乎會影響電阻率的表現。瞭解上述的關聯性將會是控制電阻的關鍵。imec也確認了全域和局部的材料組成控制是把電阻控制到最小值的重要開關。

圖八 : 鋁介金屬化合物在局部材料組成控制方面的挑戰範例。原子探針斷層掃描測量（圖右）顯示局部材料組成的變動（藍色為鋁材；綠色為鎳材）會影響電阻率（圖右）。

一旦找到方法來優化具備發展潛力的二元及三元合金之電阻，下一步是把這些方法導入相關的金屬化方案，並應對半鑲嵌製程相關的挑戰。imec鼓勵大學和研究團體合作探索圖形化和蝕刻策略，並建立製程方針。雖然還有許多工作尚未完成，但研究替代金屬的發展前景光明，也在持續取得穩定進展。為了把這些材料導入第五代半鑲嵌整合製程，未來還需要強化合作。

結論

半鑲嵌金屬化可能成為後段製程的下一個轉折點，而業界正在商討在第一局部導線層導入減法蝕刻技術。儘管第一代半鑲嵌製程目前還未開始生產，根據實驗證據，imec已經在為後續的半鑲嵌技術世代進行長遠打算。規劃重點包含多層金屬層和通孔、逐步增加導線的深寬比，以及導入新型金屬材料。為了實現接下來這些技術世代就需要共同努力和更多資料，以及產學界的強力投入。

(本文作者為imec科學院士暨奈米內連研究計畫主持人Zsolt Tokei；編譯／吳雅婷)