突破記憶體密度瓶頸 CEA-Leti推出22奈米3D FeRAM

法國半導體研究機構CEA-Let日前於檀香山舉行的VLSI會議上，發表在22奈米製程節點上，利用創新的3D電容器架構展示了鐵電隨機存取記憶體（FeRAM）。解決了長期限制FeRAM密度的瓶頸，使其能與揮發性記憶體競爭。

研究團隊透過垂直整合氧化鉿鋯（HZO）薄膜製成的鐵電電容器，在相同的22奈米製程下，實現了比標準SRAM小2.5倍的記憶體晶胞，其密度堪比更先進的10奈米製程SRAM。更重要的是，與斷電後資料即消失的SRAM不同，FeRAM具備非揮發性，能在無電源狀態下保留數據，完美結合了非揮發性與高密度兩大優點。

論文第一作者Simon Martin表示：「這種基於3D鐵電電容器的FeRAM技術，實現了非揮發性記憶體陣列的高速、高密度與低電壓運作。對於超低功耗邊緣AI、高效能運算、航太與國防系統以及物聯網平台等高效能嵌入式應用而言，這項突破是非常強力的候選技術。」

現今的智慧型裝置越來越依賴將資料傳送到雲端進行AI處理，這在時間和能源上都是極大的消耗。如果FeRAM的速度和密度足以直接嵌入到處理器中，裝置就能在本地端處理數據。

這項改變的影響不僅限於使用者體驗，更關乎全球能源轉型。運算操作佔全球電力消耗的比例正顯著增長，且大部分電力仍由化石燃料產生。Martin指出：「這項技術為高節能系統鋪平了道路，有助於降低整體功耗，進而減少對化石能源的依賴。」

從平面走向3D垂直架構

過去，FeRAM的製造受限於平面電容器結構，限制了晶胞的微縮與密度。在這些架構中，決定晶胞面積的是電容器而非選擇電晶體，因為記憶體運作時流經電容器的電流本質上很低。為了解決這個物理限制，CEA-Leti將架構轉向垂直發展，將電容器「向上」建造而非「向外」延伸。

研究團隊利用先進的圖形化與沉積技術，展示了兩種用於22奈米3D鐵電電容器（FeCaps）的後段製程整合方案。實驗證實，在使用標準邏輯選擇器與長寬比約4:1的3D FeCap下，操作電壓僅1.3V，且在低至0.047 μm2的1T-1C FeRAM位元晶胞中，陣列功能呈現高斯位元分布。

研究人員更展示了進一步提高密度的可行路徑：長寬比達17:1、直徑60奈米、間距120奈米的3D FeCaps，成功將電容器面積縮減至僅0.0028 μm2。高長寬比能在不犧牲陣列密度的情況下，最大化每個位元晶胞內鐵電電容器的有效表面積，擴大記憶體視窗。

傳統的FeRAM元件經常會出現所謂的「喚醒」（Wake-Up）現象，即在初始循環期間電學特性會發生不可預測的轉變，降低穩定性與可靠度。而CEA-Leti的高長寬比3D電容器則表現出「無喚醒」的優異特性。透過進動電子繞射（PED）證實，這與HZO薄膜中含有約80%的正交相比例一致。

CEA-Leti下一步計畫將這次展示的高長寬比鐵電電容器，整合至22奈米FDSOI平台的嵌入式高密度FeRAM陣列中，目標是打造出高效能嵌入式FeRAM的最高標準。

圖一 : 整合於22奈米FDSOI節點中的3D HZO FeRAM陣列的STEM截面。該結構位於後段製程金屬4層 (M4) 與金屬5層 (M5) 之間。