联电中央研究发展部门日前宣布已成功运用硅底材工程技术，大幅提升45奈米p-channel晶体管的效能；据EE Times网站报导，此项新的硅底材工程技术增加了70％的电洞迁移率，亦即增加了PMOS组件30％的驱动电流。

联电中央研究发展部先期技术开发部长廖宽仰表示，寻求加强电洞迁移率的方法是联电在组件发展方面的重点之一，例如可以实现效能提升却又避免漏电状况恶化的应变硅技术。而除了目前研发中的应变硅、高介电质闸极介电物以及硅晶绝缘层等技术外，这项硅底材工程技术的开发也为联电增添了一个新选择。

联电采用了新的硅底材结晶格方向，与使用传统晶格方向制造于硅底材上的组件相比，根据同样程度的组件漏电流情况为基准的评估结果显示，晶体管驱动电流提高了30％。除了效能提升之外，组件参数的变化也得到改善，这提高了这项技术付诸制造的可行性。

此外，使用此种硅底材工程技术时，其噪声特性有相当程度的改善，使得这项技术更适合使用于模拟应用产品。