美商亞德諾公司，發佈了一款基於FPGA的參考設計及配套軟體和HDL原始碼，該參考設計可降低整合JESD204B相容轉換器的高速系統的設計風險。該軟體?JESD204B Xilinx收發器偵錯工具，可支援312.5Mbps至12.5Gbps的JESD204B資料轉換器至FPGA串列資料介面和Xilinx (賽靈思)公司 7系列FPGA及Zynq-7000完全可編程SoC。它隨ADI轉換器免費提供，透過提供內建二維統計眼圖掃描，幫助雷達陣列、軟體定義無線電以及其他高速系統的設計人員，更快地驗證採用千兆收發器的JESD204B資料轉換器至FPGA設計的信號完整性。

JESD204B FPGA偵錯軟體加快高速設計速度

Xilinx高速I/O產品經理Revathi Narayanan表示：“ADI的JESD204B Xilinx收發器偵錯工具提供了內建眼圖掃描功能，能以統計方法確定FPGA內部信號的完整性，有效強化量測流程。其他技術均針對FPGA封裝的外部，並在Xilinx自動增益控制和等化器模組處理之前採集信號，而ADI則利用Xilinx收發器內建眼圖掃描功能，使開發人員可以監控FPGA內部JESD204B鏈路上的信號完整性和設計裕量，從而獲得更加準確的結果。”

ADI的參考設計直接從7系列IBERT核心中內建的接收器裕量分析功能收集資料，並在FPGA或者ARM雙核Cortex-A9 MPCore處理器之一的內部管理本地資料，在HDMI顯示器上顯示資料，或者經由乙太網路將資料送至遠端監控站。通常，其他掃描工具在晶片外部測量信號，需要使用昂貴的量測設備，或者需要透過JTAG傳回資料，以便在實驗室的主機/開發電腦上查看。

“即時”資料蒐集功能可監控設備健康狀態

替代型掃描工具一般透過生成?隨機位流(PRBS)的方式來測量高速資料連結，而系統會在封閉開發環境中校驗該?隨機位流的位級正確性。這種方式並不描述設計的實際表現，也不說明設計是否可能瀕臨失敗。ADI的參考設計使用流向FPGA的真實JESD204B串列資料來測量鏈路的穩健性。通過這種利用“即時”資料的方式，即使已在現場部署設計之後，也可監控信號的保真度，從而在產品的壽命周期內進行即時、預見性維護。