目前的IC设计产业正处在一场大革命的前夕，对更低成本、功耗的无止境追求和越来越短的产品上市压力，迫使IC供应商提供采用0.13微米或以下的千万闸级系统单晶片SoC（system-on-a-chip），而这些SoC的高复杂性设计必须仰赖EDA供应商提供全新的设计工具和方法，以实现类比前后端、混合信号和数位电路的完全整合。这些新的需求为当代EDA工具和设计方法带来了不少新的挑战与机会，例如：如何在制程上防止类比电路与数位电路之间的干扰；现有的大部份IC设计工具最多只能处理百万闸级设计规模，随着IC设计向千万闸级以上规模发展，现有的工具和方法可能必须进行升级；如何融合各EDA供应商的工具，以便向IC设计界提供更高效能和更方便的RTL-to-GDSII或Concept-to-GDSII整合设计环境；为保证深次微米（0.13或以下）和更低内核工作电压（1.8V或以下 ）时代的信号完整性和设计时序收敛，必须采用新的设计方法等等。

IC设计工具技术焦点

传统的ASIC设计方法是逻辑与实体布局设计分离，从RTL到GDSII逐步由上往下（Top-down Methodology）的设计流程，由于无法准确预测线路延迟（Routing Delay），导致必须多次递回执行逻辑合成（Synthesis）及自动实体布局与绕线（Place & Route ）以达到时序收敛（Timing Closure）；当系统设计超过100K闸与制程0.25微米或0.18微米以下时，内部连结延迟（Inter-connect Delay ）为影响IC执行速度的重要因素，传统的设计方法往往无法达到系统功能要求。由于IC朝高集积度的方向发展的趋势，因此EDA厂商提出最新IP与SoC的解决模式和概念因应，如(图一)所示，但是高集积电路的复杂性，设计流程特色必须兼顾硬体、软体设计同时发展，而且平行处理验证与合成模式并用；逻辑合成过程亦必须考虑实体布局与绕线，尽可能使用已经验证过的硬体巨集（Hard Macro）或软体巨集（Soft Macro）模组。
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