本系列文章的第一部分涵盖了抖动（jitter）的基本观念，包括与ADC时脉相关的抖动，以及取样讯号对抖动的影响，推导出由抖动所造成的SNR基础表示式。接着，讨论了不同的类型的抖动与其来源，以及取样-时脉相位杂讯与抖动间的关系。总结前文，其以图表描述时序装置的功能性方块及可达成特定应用所需效能的可调整参数。

本文第二部分将着重于设计的系统层次，一开始将检视特定的从多模组、单频道架构到单模组架构的通讯系统等问题。单模组架构藉由取样在高中频的宽频、多频道讯号，将多频道处理转移数位领域，这些架构通常使用亚奈取样（sub-Nyquist sampling）。接下来会讨论ADC效能演进的含意，并且回顾在亚奈取样下取样时脉相位杂讯的影响。最后阐述如何分析与此时脉抖动相关的多重、无相关的杂讯源对整体SNR的影响，并且举例描述针对不同的ADC解析度要求不同的抖动。

《图一 多模块架构》

多媒体领域发展趋势

在多媒体领域中有一项重要的趋势，也就是扩展数位化的疆域，以获取由摩尔定律（Moore’s Law）与其他数位领域已建立的既有优势。但由于类比电路并未遵循摩尔定律发展，因此在尺寸与功耗方面，在类比领域中并未像数位领域世界取得重大进展。有鉴于上述因素，通讯系统设计师只好采用更高的中频与更大的频宽、将对资料转换器与相关的时脉装置需求增加，并将愈来愈高的频率类比领域讯号转换至数位领域，以求获得摩尔定律的效益。

美国国家半导体对此趋势进行回应，以更高的频宽与时序装置设计出更高速的资料转换器，使其达到最佳的效能。7ENOB）。"其8位元ADC08D1500取样频率每秒为1.5千兆（在双边缘取样模式下为3GSPS），输入频宽为1.7GHz之下，具备优异的效能（7ENOB）。它的LMX2531 VCO/PLL可以提供远低于1皮秒RMS抖动的取样时脉效能。这些装置已经让系统设计师可以针对数百万赫兹的IF频率宽频带、多重频道讯号进行取样。除了在资料转换器装置效能增益之外，使用带通取样或亚奈取样是系统的另一个关键。当此技术允许更实际的取样频率，它同时也对杂讯分析以及它对资料转换器需求的影响带入额外的维度。本文最终将检视一些在决定时序装置需求，特别是抖动，必须考虑系统阶层的问题。

另一个明显的趋势是更高的功能性整合。在通讯领域中，如所示在核心采用单一装置的架构，逐渐取代如(图一)所示的多模组架构。不论在此架构中伴随而来的明显的技术挑战为何，其带来的效益非常吸引人：简单、灵性与高性能。

《图二 单一、高效能ADC实现法》

系统阶层驱动器设计

设计师熟知系统阶层对设计选择的影响，并认识到在系统中所作设计的效能所带来的影响。 (图三)为假设的范例，显示装置从目标系统上传串流。设计师必定了解其效能，但不一定能控制或什至影响它。特别是当必须配合提供对ADC的界面，上传串流装置与系统会引入杂讯并且变更频道特性（增益、频率响应等等）。

《图三 端点到端点之讯号路径》 - BigPic:849x194

如(图四)显示多频道讯号在数位领域的频道化。对多频道讯号进行取样，由于ADC有更高的频宽，所需的讯号的功率增加且杂讯功率也增加，因此可增加其在ADC界面的动态范围需求。多频道讯号也具有更高的峰值对平均值功率比（PAR），这表示在对单频道讯号进行取样时，一般的ADC动态范围被额外的边际消耗掉。综合上述，这些现象会增加所需ADC解析度。由于取样流程中在ADC输入端的中频杂讯的杂讯混叠未受控制或未被列入考虑，亚奈取样可能对SNR有负面的影响。

《图四 取样与混频》

最后，SNR为关键的效能指标。在取样资料系统中，设计师必须与杂讯源搏斗，例如热杂讯、LO相位杂讯、在ADC界面上的串音与突波。在ADC内部，有杂讯来源例如杂讯、电源杂讯、1／f杂讯、量化杂讯、在取样时脉上的相位杂讯、量化器非线性（DNL、INL）、与交错结构、频道不匹配。在选择ADC解析度、取样频率、讯号处理演算法时，设计师必须将上述潜在的杂讯来源列入考虑。此外设计师也要设计从ADC出发的信号路径上传串流,设计的选择对上传串流路径的影响也必须要列为影响系统取样资料部分效能的考量因素。

了解上传串流影响的效应是重要的，因为它们会限制设计师可用的杂讯裕度。量化杂讯裕度让设计师可以指定用于系统中的取样时脉或资料时脉所需的效能。本文第一部分讨论了取样时脉相位杂讯（或抖动）是如何对SNR有直接的影响。时域上的相乘是频域上的卷积。输入端完美的正弦波（频域上的脉冲）在与其他含有杂讯的正弦波混频之后会变成输出端含有杂讯的正弦波，这类似ADC中的取样操作过程。本文下一部分也将说明如何分析与时脉抖动相关的多重、无相关的杂讯源对整体SNR的影响，并且举例描述针对不同的ADC解析度要求不同的抖动。

---作者任职于NS美国国家半导体接面部门---

要了解相位杂讯对取样时脉的影响，可重新检视取样操作的数学。输入讯号，x（t）与一串完美的脉冲相乘表示理想的取样操作（4）。此流程产生一个取样数值的串流，y（nT），如下列公式所示。

（1）

在数学运算里，时域上的相乘与频域上的卷积为一体两面。然而，时域上理想的脉冲串可转换为频域上的脉冲串。频谱上的讯号进行卷积只会造成相似的周期性数位讯号的讯号频谱。

实际上，取样波形既非完美的脉冲，在时间上也不稳定。比较实际的做法在某个非常短的时间窗，将最后的取样电压当作输入讯号的加权平均。然而，由于关心时脉抖动的影响，因此将继续使用脉冲作为取样波形，但包含了抖动项。如果时脉抖动的效应有列入考虑，则脉冲函数的衰减项中会包含随机成分，j。一般而言，j 会以具有平均值为零与标准差为 j的高斯（Gaussian）随机过程来建立模型。取样的讯号现在变为：

（2）

公式 2 显示输入讯号是被抖动取样函数所展开。基本上， 项会造成微小、残留的频谱偏移（调变）因而将讯号频带展宽。图5显示此效应。

图5：带通取样

这里采两个步骤来描述公式 2所显示的效应。抖动项会将原始的讯号频谱进行调变，如图5（a）所示（包含取样时脉）。图5（c）显示在亚奈取样之后的数位、抖动-调变的频谱。抖动对讯号频带有两个影响。首先，抖动所造成残留的展频（由于相近的-同相位杂讯 - 图5（b））直接对频带内的SNR造成劣化。其次，亚奈取样造成频带外的杂讯，而混叠在讯号频带中，因此更增加杂讯背景值。在图5（c）中，「跨过」的倍数（标为垂直的虚线）频率边界的频带外的杂讯， 会反折回讯号频带。如果此频带外杂讯足够高，会严重提高杂讯背景值。这些复合的效应强调相近的同相位杂讯与距离时脉频率很大的偏移处的相位杂讯的重要性。此效应可以藉由增加取样频率作某种程度的消除，但这也会造成影像在频率上展开得更宽，而且要对需要处理的取样数量增加进行取舍。然而在某些应用上，这仍是一种可接受的取舍。此范例也强调讯号路径中的滤波以限制在 ADC 输入端的频道外杂讯的重要性。

下一部分会检视如何结合数个杂讯来源的效应表示为时脉抖动的公式，以了解不同的来源的影响并且定义一个时脉抖动上限。此范例会结合热杂讯、量化杂讯与取样时脉相位杂讯。如果假设各个这些杂讯来源彼此是独立且不相关的（合理的假设），则复合的 SNR可以表示为下式：

（3）

虽然常认知的SNR是在对数单位下所表示，但注意上式的每项都是以线性单位表示的数值。在第一式中使用变异数的表示法来强调处理随机过程，它甚至可以包含所需的讯号。

为了找出各杂讯源的SNR，从热杂讯开始。出现在特定的固定频宽 f 中的热杂讯功率为杂讯密度乘上 f：

Pth-noise = N0 * e = 2T,其中 N0 = 杂讯频谱密度,单位为 W/Hz。

要在ADC 输入端设定数值 N0 需要设计师进行一个端点到端点的讯号路径分析以找出系统杂讯指数。参考3，各个次系统（接收器、讯号分配放大器、分歧器、与电缆线）具有相对应的增益与杂讯指数，整合以上获得如下列公式所示的最后的系统杂讯指数（关于更完整的杂讯指数的讨论，请参见[1]）。

, （4）

其中下标表示路径中相连接的次系统（或元件），而参数 Fn 与 Gn 为分析中所包含的各个次系统或元件的线性数值杂讯指数与增益。

如果在讯号路径上有数个元件，让设计看起来可能相当复杂。但有一个拯救的方法是 -- 路径中第一个元件会主导最后的系统杂讯指数。注意相连接的次系统或元件都列入计算中，其对杂讯指数的贡献与其和上传串流次系统增益乘积成反比，也就是说，各下传串流次系统或元件对整体杂讯指数具有快速削减的效应。有经验的系统设计师了解此点，因此路径中第一个元件通常是低杂讯放大器，基本上它会将系统杂讯指数设定在很低的数值。因此，如果有非常大量来自ADC的讯号路径上传串流，可藉由只观察路径中前面几个次系统（元件）就可获得系统杂讯指数良好的合理估计。一旦可估算 NFsys 数值，就可使用公式 5来找出ADC 输入端的杂讯功率频谱密度（单位为 dBm/ Hz）：

（5）

此功率频谱密度相当重要的因素有二。首先，具有宽的输入频宽的ADC可能招致动态范围损失，因为杂讯功率（2T）正比于频宽。其次，虽然基频的处理通常包含滤波器的步骤，以消除未落在所需频带内的杂讯，但残留的频带内杂讯对整体的SNR的计算也会有贡献。在对数单位中，杂讯功率为频谱密度的对数加上所考量的频宽取 10log的值：

（6）

要找出在所需频带中的杂讯功率（单位为 dBm），取代讯号频宽为 fBW:

（7）

如果单位为 dBm讯号功率已知，可扣除杂讯功率以获得单位为 Db的SNR 值，并将之转换为线性数值。或者可以将杂讯功率转换为等效的 RMS 电压，并将 SNR 以 RMS 电压来表示：

（8）

本范例中第二个杂讯源为量化杂讯。 ADC解析度限制会引入量化杂讯（如图6所示）。图中显示一般的平移二元量化器的转换函数。水平轴表示量化器的输入电压范围，分为1 LSB的固定间隔。各个输入电压的取样值对应到这些区间中的一个。

图6：量化器模型

基本上，量化器将取样的电压数值无条件舍去法截取出量化区间中最接近的的整数值。在图6，任何Vin = V（nTs）落在区间 [7／2,9／2] 的数值会对应到数位数值 0100。如果将此数位数值转换回电压时，可能会指定一个7／ 2 =（7／ 2）*（Vref／ 2N）的数值。实际上，真实的电压数值是更大的，因此量化器会引入误差电压，Ve。此误差项（量化杂讯）可视为真实讯号数值的外加杂讯。因为任何组合的输入电压数值落在特定量化区间的的分布密度是均匀的，因此误差项的分布密度项，或称为量化杂讯，也是均匀的。量化杂讯功率为此误差项的变异数，即：

（9）

要找出关于此ADC 输入端量化杂讯功率，将之除以输入电阻 R。最后，将之除以 Fs／2，可算出量化杂讯功率频谱密度：

（10）

在将此项转换为对数单位dBm之后，如同热杂讯一样，可计算出频带内的量化杂讯功率，并使用功率值或RMS电压值来计算出SNR。注意此量化杂讯功率频谱密度与ADC解析度（N）和取样频率（FS）有反比的关系。因此，如果以RMS电压项来表示SNR，可研究不同的解析度与取样频率对SNR的影响。

（11）

如果取样时脉没有抖动，则讯号频带中（频带内）的杂讯功率频谱密度会是热杂讯与量化杂讯的和（在此范例中）。在此情况下，最底线的SNR为：

（12）

在公式 12中，设计师可以使用这些 SNR项来合成不同的参数的效应，例如取样频率与ADC 解析度。可以研究这些参数的影响，以定义出以符合目标 SNR（或 ENOB）的边界值。在完成这样的工作尝试选择N 与 FS的数值之后，可以引入由于取样时脉抖动所造成的 SNR劣化。在本文的第一部分中显示由于取样时脉抖动造成的SNR 为：

（13）

很重要的是要记住在此公式中 j 实际上是时脉RMS 抖动加上ADC 的RMS 孔径抖动的方和根（root-sum-square）值。针对由于抖动造成的SNR使用公式 13，并将之与公式 3 与 12结合，可以建立形成底限SNR的抖动与 SNR 劣化裕度的参数：

（14）

在公式 14中，x 为总 SNR 中由于抖动造成的特定可接受的劣化值（单位为 dB），fsig 为所使用的讯号的最高的频率，以及上述其他的参数。可以根据不等式来设定抖动上限。或者，只要针对特定​​的应用定义一个目标（最小可接受的）SNR ，并且使用修正的公式 14：

（15）

以WCDMA 系统为例，其讯号中心频率为245 MHz、频宽为5 MHz、操作在61.44 MSPS的取样频率。自动增益控制电路放在ADC 前面，设定用来对讯号功率作平均，在 ADC 输入端产生 -10 dB 全刻度的（dBFS）讯号。 ADC 输入范围为 1 Vp-p，且ADC 输入端在 5 MHz 频宽中的热杂讯功率设定为 -90 dBm。图 显示三种不同的 ADC 解析度：8、10、与12 位元的图形。在三种情况中，以量化杂讯设定杂讯背景值。各个情况中，曲线显示当抖动增加时，SNR会劣化。对于12-位元 ADC而言，即使当 SNR 从 72 dB 劣化到 59 dB，最大的抖动限制仍可维持在低于 1 皮秒

。

图7：抖动与SNR关系图

结论

本文讨论在使用带通取样来实现高效能多频道、数位接收器架构时，系统设计上所面临的挑战。对于 ADC而言，要有非常高的输入频宽与高取样频率。本文中强调系统观点的设计，亦即设计选择，例如 ADC 速度与解析度，以及取样时脉需求，可由来自ADC 界面上传串流来定义系统特性。在系统的前端选择适当的低杂讯放大器 (LNA)，对整体杂讯指数具有重大的影响，也会影响设定ADC 输入端杂讯密度。此外，低杂讯取样时脉的产生与分配也会主导系统的效能。由于抖动造成的取样杂讯对整体SNR 影响，因此必须搭配所有其他的杂讯源造成的影响一起评估，例如热杂讯与量化杂讯，以决定达成所需的频带内SNR所需的取样时脉效能。

美国国家半导体致力于研发类比讯号路径。美国国家半导体的 DCS 部门目前提供具有非常宽的输入频宽与多重 GSPS取样频率的高速 ADC，同时，放大器部门凭借美国国家半导体的 VIP10 制程技术，提供表现优异的高速度放大器。最后，美国国家半导体界面部门的精确时序组(Precision Timing Group)提供新一系列特别是针对需要提供资料转换器的时脉应用的高效能（低于1 ps 的抖动）时序装置。以上使通讯系统可朝向更高度整合、更高效能的设计演进，并支援全球多媒体系统的成长。

参考s

[1] T. T. Ha，数位 卫星 通讯，2nd Edition，McGraw-Hill，New York，1990.

[2] M. Waltari, K. A. I. Halonen,低电压与高速度A/D转换器电路技术,Kluwer Academic Publishers,Boston,2002.