目前的IC設計產業正處在一場大革命的前夕，對更低成本、功耗的無止境追求和越來越短的產品上市壓力，迫使IC供應商提供採用0.13微米或以下的千萬閘級系統單晶片SoC（system-on-a-chip），而這些SoC的高複雜性設計必須仰賴EDA供應商提供全新的設計工具和方法，以實現類比前後端、混合信號和數位電路的完全整合。這些新的需求為當代EDA工具和設計方法帶來了不少新的挑戰與機會，例如：如何在製程上防止類比電路與數位電路之間的干擾；現有的大部份IC設計工具最多只能處理百萬閘級設計規模，隨著IC設計向千萬閘級以上規模發展，現有的工具和方法可能必須進行升級；如何融合各EDA供應商的工具，以便向IC設計界提供更高效能和更方便的RTL-to-GDSII或Concept-to-GDSII整合設計環境；為保証深次微米（0.13或以下）和更低內核工作電壓（1.8V或以下 ）時代的信號完整性和設計時序收斂，必須採用新的設計方法等等。

IC設計工具技術焦點

傳統的ASIC設計方法是邏輯與實體佈局設計分離，從RTL到GDSII逐步由上往下（Top-down Methodology）的設計流程，由於無法準確預測線路延遲（Routing Delay），導致必須多次遞迴執行邏輯合成（Synthesis）及自動實體佈局與繞線（Place & Route ）以達到時序收歛（Timing Closure）；當系統設計超過100K閘與製程0.25微米或0.18微米以下時，內部連結延遲（Inter-connect Delay）為影響IC執行速度的重要因素，傳統的設計方法往往無法達到系統功能要求。由於IC朝高集積度的方向發展的趨勢，因此EDA廠商提出最新IP與SoC的解決模式和概念因應，如(圖一)所示，但是高集積電路的複雜性，設計流程特色必須兼顧硬體、軟體設計同時發展，而且平行處理驗證與合成模式並用；邏輯合成過程亦必須考慮實體佈局與繞線，儘可能使用已經驗證過的硬體巨集（Hard Macro）或軟體巨集（Soft Macro）模組。

《圖一　單晶片系統（SoC）設計流程》

系統設計步驟從軟硬體規格需求開始，包括功能、時序、IO界面，實體佈局面積與耗電功率等重要因素，經過軟體硬體區塊切割（Block Partitioning）成數個區塊，各組區塊（Block）需要軟硬體設計、驗證、合成與整合工程師共同組成，例如CPU、RAM的設計。另外，針對SoC設計必須具有同時處理系統功能、時序、佈局等實體設計與驗證問題能力。而設計過程中必須有效的使用EDA軟體，如演繹法模擬（Algorithm）、邏輯合成、仿真系統（Emulation），進而發展可重複使用的設計資料庫（Hard and Soft Macro），以有效縮短設計時程。目前幾項重要EDA技術的發展方向如下：

邏輯虛擬原型技術

由於目前IC設計業界將大部份注意力放在解決SoC整合的物理方面問題上，因此市場上已有很多用以建立矽虛擬原型（Silicon Virtual Prototype）的工具。但是，矽虛擬原型並不關心晶片的邏輯架構，它完全可能使一個帶有若干邏輯錯誤的晶片順利通過物理設計階段。因此，未來設計流程的重心很可能將轉向前端的邏輯虛擬原型。大多數有關虛擬原型的討論一直集中在建立一個物理虛擬原型，不過，今天ASIC設計的複雜性和高成本要求業界更多地注意邏輯虛擬原型，以確保設計的邏輯是正確的。邏輯虛擬原型是SoC設計的一個關鍵的新領域，邏輯和架構錯誤需要在設計師建立RTL代碼的設計早期階段就被識別出來，這可以使設計小組節省好幾個星期的時間，並避免昂貴的多次投片。

DFT工具的演進

RTL設計流程的兩個最大挑戰，一是提高設計師的生產率和確保設計在構造上是正確的，以及包括測試和其它物理實現工具所需的所有必要的下游設計約束。為了提高設計效率，目前很多公司都在自動化其設計檢查過程，即使用能做快速合成的軟體來預測下游的問題，而即使是最有經驗的工程師也很難在RTL代碼中發現這些問題。所以現在各EDA供應商正在積極開發可以檢測設計是否具有閘級問題的工具；另外，在RTL建立階段還必須考慮可測試性問題。測試代碼對RTL設計師而言通常是不可見的，但要求他們遵守DFT（可測試性設計）規則。測試工程師常常被迫修改閘級代碼，從而破壞了與RTL代碼的鏈接。再加上不同的測試工具有不同的限制，更進一步加劇了這一問題。因此新的設計方法必須能夠在RTL階段指出（identify）可測試性問題。

TBV驗証技術

隨著幾百萬閘設計和深次微米製程的出現，傳統的功能和邏輯驗証方法已經不能滿足需要，必須求助於一些新的驗証技術，如TBV（Transaction-based Verification）。TBV具有更高的抽象級，這意味著它可以花費更少的時間來開發和除錯測試平台，也可以被重覆使用，重要的是，容易實現更高的功能覆蓋率。

IC實現工具

SoC和複雜ASIC設計的困難度正推動EDA工具向兩個明顯相反的方向發展：一方面，幾百萬閘設計所導致的巨大數據量，迫使工程師採用由上而下的設計方法，這種方法最初階段採用抽象形式或術語來描述設計；另一方面，隨著製程技術繼續向0.13微米以下發展，IC設計工程師必須考慮詳細的物理特性對設計時序、功能、良率和可靠性的影響。為了解決這一矛盾，EDA工具必須提供抽象級設計能力（這可使複雜設計的表示非常簡潔緊湊），以及必須具備對深次微米技術的詳細物理效應進行測試及驗證的能力。

現有的物理合成和虛擬原型工具可以在後端處理這一問題，但EDA工具供應商必須繼續使IC設計工具鏈上的所有工具都能綜合考慮物理資訊，從而在IC設計過程的每一階段，設計工程師不管做出什麼設計修改，都能馬上看到實際完成後的效果。

智慧型測試平台

隨著製程技術向90奈米發展，一系列新的問題逐漸浮上檯面。信號完整性、可測性設計、驗証和設計再使用等，為滿足今天不斷增加的設計複雜性方面正成為前所未有的關鍵。此外，將EDA供應商所有的EDA工具整合成為一個涵蓋RTL-to-GDSII的流程，也可以幫助設計師提高設計效率。因此，信號完整性問題必須在一個盡可能高的抽象級得到解決，物理合成和分析工具不僅必須能夠分析和發現設計問題，而且應能修復問題。

由於智慧驗証（智慧測試平台）提供了一個整合的全自動解決方案，它包含了更高抽象級的基於聲明的驗証和測試平台技術、更高性能C++建模技術、以及可滿足這些需要的先進覆蓋率分析技術。綜上所述，可知智慧測試能力的重要性，但是獨立的時序和功能驗証解決方案也非常有價值，由於驗証在整個設計週期中佔很長的一段時間，因此工程設計小組必須尋求能以最低風險改善生產率和輸出的最新解決方案。

開放EDA資料庫

開放式API設計資料庫也是今後EDA產業成功的一個基本要素。透過它，設計師才能對不同供應商的工具和自己開發的工具的數據進行更高效的處理。由於任何一家EDA公司都不可能提供適合每一個客戶需要的所有解決方案，因此開放式EDA API標準（如Open Access標準 ）將為IC設計師提供一個各種設計工具都能協同工作的平台。

IC設計產業之成功關鍵要素

IC設計廠商必須與EDA工具開發商密切合作，以幫助IC 設計人員進行技術革新和IC設計產業的發展，用戶也藉由告知EDA 開發商他們的需求，才能加速EDA革新的發展。除了合作，EDA 領域也應該實現創新，應該設計開發高速數位設計工具、模擬工具和RF工具。據估計，一項EDA工具的啟用將花費10～20％的時間於開發核心運算法和引擎，然後剩餘時間用於解決該工具與其它開發商開發工具的互動作業性問題；也就是說如果互動作業性問題能夠解決，工具的創新就能夠消除設計的差距，從而為整個設計領域帶來利益，大幅縮短花費時間。以下歸納幾點IC設計廠商需具備之競爭條件：

良好的自動化流程設計能力

IC設計工具快速變遷，逐漸主導了IC設計效率的提升，良好的設計自動化流程，更是影響了IC設計及產品上市的時間。從概念到原型和從原型到製造階段，電路設計者必須依靠電子設計自動化工具來實現他們的設計規格，儘管現階段半導體產業對於IC設計工具的迫切需要性，但如果能夠徹底理解各主要客戶的需求，IC設計廠商才能更容易在競爭激烈的市場上佔有一席之地。

有效SIP重複使用（SIP Reuse）能力

SIP在SoC設計中扮演不可或缺的一環，有效SIP重複使用更是SoC設計的重點。任何一種複雜、含SIP重複使用的單晶片系統設計，其真正重點是在於決定分配工作的正確性；運算及系統層級的架構模組分析研發工作，應該在分配硬體、軟體之前就作好。而且在現今對單晶片系統的強調下，面對架構設計重複環境的挑戰，系統晶片設計公司需要建立集中型的SIP智慧庫，累積以及整合SIP，讓各地的工作團隊都可以重複使用。

SIP市場已漸趨明朗，且在使用SIP為導向的設計方法已是勢在必行的情況下，一些IC設計公司與IC設計廠商，與SIP廠商組成策略聯盟，以取得更多的SIP資源並提升價值、爭取潛在客戶，以增加整體產業的競爭力。

時序的收歛與信號整合能力

時序的收歛是SoC設計界對於合成與實體佈局必須克服的問題。目前各廠商之方法為：如何減少佈局與合成之間的遞迴次數、提昇時序可預測性與收歛、如何加快速度以及如何使面積與功率最佳化等角度來著手。目前已經有廠商推出整合產品，除了時序的收歛，更加入合成邏輯及實體設計工具相容，以及信號整合的能力。

SoC之驗證及偵錯（Verification and Debugging）能力

由於IC、ASIC、SoC的設計越來越複雜，驗證和偵錯的目的是系統設計在製作光罩之前，尋找邏輯設計與實體佈局中的錯誤，兩者功能相輔相成，而且過程都必須花費相當長的時間與設計工程師的人力。驗證工作是隨著系統分割、合成與實體製作階段，提出各種驗證方法與模擬步驟，其結果讓工程師知道設計當中有錯誤的存在，顯示的答案只是「這個系統設計不符合預期」，工程師仍得回頭找尋錯誤、修改後再一次驗證，無形中增加耗費時間與人力。

市場競爭的壓力使產品上市的時間愈來愈短，要如何減少這過程中所必須耗費時間與人力？答案就是──有效地提升偵錯的效率！偵錯的目的是讓工程師清楚了解「為何系統設計中有錯誤」、「系統設計中的錯誤是如何產生」，當錯誤發生時能快速解決問題、快速地進行修改。最佳的解決方案是將驗證和偵錯分向獨立作業，並且提供介面可將偵錯工具和驗證工具整合，錯誤發生時自動指出錯誤發生的地方，即時進行修改，不但可以減少分析驗證時間更能有效率地偵錯，將時間由數星期縮短為數小時，並提高準確度，不僅減少設計工程師的人力的耗費、提升效率，同時縮短產品上市時間。

結語

IC設計產業未來幾年將因深次微米製程技術精進以及系統層次設計工具需求，半導體界不斷轉向0.15微米線寬、0.13微米甚至以下的設計領域，此趨勢將是影響新設計工具的主因，由於新產品的需求將帶動新設計方法，並帶給IC設計產業新的契機。各廠商要維持長久的成長，必須投入新技術的研發與運用，使新產品不只僅限於少數使用者，而更能擴及整個主流設計圈。如果IC設計廠商能夠和EDA廠商及晶圓代工廠商做更密切的配合，例如與EDA廠商共同發展及改善設計環境與設計流程，以縮短產品上市時間並且加強先進技術研發，進而增強IC設計能力，如此一來勢必造成彼此雙贏的局面。

（作者為冶天科技策略行銷經理）