40-nm製程技術的象徵意義

40-nm製程提供了比以往的製程節點更為明確的效益，像是65-nm節點與更接近的45-nm節點。其中一個最吸引人的效益便是高度整合，可以讓半導體製造商在更小的實體空間中裝入更多的功能，這種形式的密度提昇已有實際成果，在國際電子元件會議（IEDM）的活動中曾經有所報導，一些領先的半導體製造商展現出它們在製程技術上所努力的成果，基準評測的量測方式是依據SRAM的晶格尺寸，在表一中顯示了以往在IEDM會議中針對最近的製程節點所報導的晶格尺寸（列表中是按照45-nm製程所增加的晶格尺寸依序排列），如表中所描述，製程的增進可以讓半導體製造商在較少的面積中提供更具效益的更多功能。

《表一　在65與45-nm製程節點中所報導的最小SRAM晶格尺寸(1) <資料來源：真實世界科技，「在IEDM 2007中的製程技術進展」>》 - BigPic:930x379

積體更小 效能越高

40-nm製程也可在效能上提供明顯的效益，40 nm製程的最小電晶體閘極長度約比65 nm製程的閘極長度縮短38.5%，也比45-nm製程的閘極長度還要縮短11%，相對地在40 nm製程中會因為有較低的阻抗而使其產生更強的驅動力，轉換成具有更高效能的電晶體。

Altera公司使用了應變矽技術來更進一步獲得更多效能。舉例來說，Altera的元件透過在NMOS電晶體中穿過覆蓋層的擴張應變中取得效益，且針對在PMOS電晶體透過在源極與漏極中嵌入矽鍺來獲得壓縮應變(圖一)，這些應變矽技術可以增進電子與電洞的流動性高達30%，且讓電晶體的效能可以提高40%。

《圖一　在40 nm製程中的應變矽技術可以產生更高效能的電晶體》

降低作業功耗

雖然增加密度與效能是極具價值的效益，但是功率消耗則是對現今系統開發者的另一個緊迫設計考量，40-nm節點製程在此也展現出效益。更小的製程幾何條件可以縮減會造成動態功率消耗提升的寄生電容，特別是台積電的40-nm製程技術可提供比它的45-nm製程技術降低高達15%的運作功率消耗。

可惜的是當縮減製程的幾何條件時，也將會提升待機功率，若不採取有效的步驟來進行縮減，將會令人無法接受。想要解決這些與其他一些會增加功率消耗的問題，Altera公司採取了積極的作法來在它的40-nm元件中同時降低運作與待機功率。

解決關鍵的系統設計需求

進展到40-nm節點將可得到摩爾定律在增進密度與效能中所預期的效益，運用些製程所帶來的效益並結合創新的元件架構，將可提供業界最大、最高效能的訂製邏輯元件。以Altera的產品來說，Stratix IV FPGA與HardCopy IV ASIC可提供超過65萬個邏輯單元（LE）與1300萬個ASIC閘。在效能方面，該公司的40-nm元件產品系列可以提供超過600-MHz的邏輯效能，且收發器效能可以達到8.5 Gbps，並可維持高達1.6 Gbps的LVDS I/O效能與高達1066 Mbps的單端I/O效能，且全部不需在訊號完整性有任何的妥協。

受到當前朝向精簡的外型、可攜性與功率效益的趨勢影響，推動了較低功率消耗的需求，產品系統需要思考該如何大幅地達到更薄與更小的外型，必須限制氣流的流動方式，以及散熱器的尺寸與其他熱量管理的解決方案。此外，電源零組件的運作成本已經是許多應用中的最重要考量，必須讓低功率消耗成為極具競爭力的優勢，或成為許多專案的必要需求。這些設計目標的轉移，將造成功率消耗成為系統零組件的第一優先選擇標準。

工作與待機的低功耗設計挑戰

FPGA供應商的元件在電路板功能性上佔有越來越多的數量，其重要性也越來越高，在許多的專案中甚至擴展為系統的核心，因此也面對在管理功率消耗上日增的挑戰，想要平衡更高效能所需面對將會產生更高功率消耗的問題，將需要付出極大的努力。

在次微米幾何條件下，半導體的功率消耗是關鍵的議題，因為在升級到更先進製程時，靜態功率將會大幅地增加。更小的實體距離讓電流更容易洩漏，漏極至源極洩漏與閘極洩漏兩者將各自與通道長度與閘極氧化層厚度呈反比，且當這些長度與厚度降低時，洩漏電流將會巨幅地增加，請參見(圖二)。

《圖二　具有洩漏電源來源的電晶體》

更小製程產生更大洩漏現象

源極至漏極洩漏也被稱為次臨界洩漏，是洩漏的主要形式，就算當電晶體的閘極關閉時，此時的電流仍會從源極流向電晶體的漏極，當電晶體越來越小，便越來越難以避免會從流動中產生這種電流，因此更小的40-nm電晶體的源極至閘極洩漏電流將會比較大製程上的電晶體有更大幅度洩漏的傾向，所有的其他參數也將會有相同的現象。

電晶體的臨界電壓（Vt）也會影響到源極至漏極洩漏的量，電晶體的Vt是源極與漏極之間的通道引導電流的電壓值，小型、高速的電晶體需要較低的Vt，以便能夠透過閘極控制來維持電晶體的打開與關閉的速度，但是因為電晶體通道無法完全地關閉，因此這種洩漏現象便會升高。另一個議題是閘極氧化層的厚度，伴隨著材質?雜在一起而影響到Vt值。較薄的閘極氧化層可讓電晶體的開與關的切換變得更快，但是它也會從閘極穿透氧化層到基底層導致洩漏變得更大，隨著製程幾何條件降低所造成的閘極長度變得更小，這些源極洩漏電流也可能會隨之增加，參見(圖三)所示。

《圖三　在較小的製程幾何條件下，靜態功率浪費會隨之大幅地增加》

最佳化元件架構設計做調節

Altera公司使用了五種方法來降低洩漏電流，如表二所描述，這些方法都會對效能造成衝擊，將會大幅度地減緩電晶體的速度。然而，該公司在電晶體層級以較低的功率來交換效能的作法上做了明智的抉擇，可維持元件的整體效能。透過分析目標元件架構的整體電路路徑，該公司的IC設計師可以分辨出哪裡最適合被套用為高效能電晶體，哪邊可以套用為較低效能的電晶體，以便用於降低洩漏現象。採用了這種方式之後，40-nm製程可以提供Altera公司的IC設計師一個平台，以達到最大程度地控制與調整空間，以同時達到最高的效能目標與最積極的功率消耗目的。

《表二　Altera用以降低洩漏電流的技術》 - BigPic:926x241

除了以上所描述的五種方法外，也採用了獨特的可編程功率技術來降低靜態功率，這是內建在Stratix IV元件內的專利功能，可讓Quartus II開發軟體依據設計在效能與功率上的抉擇需求，變更電晶體的Vt值。(圖四)顯示了非常高層次的可編程功率技術的實行方式，Quartus II軟體會分析使用者的FPGA設計，依據時序導向的編排方式，來選擇在邏輯陣列中的哪些電晶體應該處於高速模式，而哪些電晶體則該處於低功率模式。透過變更穿透後偏壓的電晶體Vt值，在非時序關鍵路徑上的電晶體將會有較少洩漏（增加Vt值），因此可提供較低的功率，但在需要之處仍繼續維持高效能。

《圖四　可編程功率技術(1) 透過可編程的電晶體後偏壓調整，允許能夠在功率／效能之間做抉擇》

備註：

(1) 本圖是經過非常簡化的可編程功率技術的「模型」，實際的實行方式將有所差異，且這是專利的技術。

降低核心電壓

為了減少元件的動態功率消耗，Altera公司也從用於先前產品系列的1.1V核心電壓，在40-nm元件中使用較低的0.9V核心電壓。透過按照比例的方式將電晶體的功率消耗切換到V2C（其中的C是指電容），因此所降低的供應電壓將造成動態功率幾乎成二次方的倍率降低。

較低的核心電壓也會影響到電晶體的效能，但是該公司再一次運用了40-nm節點製程的較高效能，以便在元件層級維持高效能。如同先前所述，相較於先前的節點製程，Altera在40-nm節點製程上的電晶體上達到了更高的驅動力，且它的IC設計師可以針對較低的功率消耗來抉擇這個驅動力。

動態OCT降低運作功耗

此外，Altera公司讓它的收發器中的個別傳輸器與接收器通道的功率降低，可以提供更進一步的功率消耗降低。Altera Stratix IV FPGA透過提供動態的晶片內斷路器（OCT），也降低了運作時的功率消耗，有了動態OCT，在Altera元件中的斷路電阻器可以依據需求來打開或關閉，當在記憶體讀取／寫入週期時關閉斷路電阻器，可以在其間消除壓降，用一個72位元介面來降低高達1.2瓦的功率消耗。

整體來說， Stratix IV FPGA對於功率降低在製造上做了相當大的努力，相較於65-nm Stratix III FPGA的近似設計，在實行時平均可達到30%的整體（待機＋動態）功率消耗降低。

提升良率 量產出貨

達成首款40-nm FPGA的推出是極具象徵意義的事件，但是Altera公司還有更遠的目標要達成，包括維持高品質與穩定的出貨，這個方向已經在先前的製程節點產品中得到驗證。在經過這次的努力後，該公司藉由健全的開發執行能力，已經有良好的成功模式，包括健全的測試晶片計劃、嚴苛的元件出貨檢查程序，以及獨特的優勢來增進生產的良率。所有的這些作法，都是透過晶圓代工合作夥伴-台積電的增強與支援來達成。

在40-nm節點製程下，台積電在浸潤式微影技術方面是領導者，其製程結合了具有清澈透明的微影鏡片，以保存更高解析度的光線，能夠製造更小、更密集封裝的元件。浸潤式微影技術是主要半導體公司在45-nm節點與以下製程所開發的精選製程，且一般均認為這將會是32-nm節點製程不可或缺的技術。

為了與台積電配合，Altera公司主動地維持了十幾組共同製程開發小組，以解決所有的製程開發上的議題，包括功率／效能、建模、測試晶片計劃、記憶體、可靠度、複晶矽熔線、DFM、射頻／類比、ESD與封裝。每個小組結合了兩家公司共同議定的溝通管道與領導者，以確保能夠明確地整合與各式各樣的後續工作。

獨特的備用科技以增進元件的良率

Altera的可編程邏輯元件還運用了具有專利的備用科技技術，備用科技是增進元件良率與元件可用性的有效模式，該公司採用透過嵌入額外的、或稱「備用」的電路晶柱到FPGA中的技術，如果電路晶柱偵測到製造上的缺陷，它便會被解除啟用，然後備用的晶柱便會透過使用電子熔絲方式來加以啟用。這個技術可以拯救晶粒，並可藉此提升矽晶圓的整體良率。

備用技術對大型的晶粒來說非常有效率，因為其對缺陷非常有效，特別在製程的早期階段或是元件產品壽命的初期，額外的備用晶柱對大型晶粒元件製程可增進高達八倍的良率。採用這種方式，備用技術將可在製程的生命週期的初期對良率有大幅的增進，對於成本的降低將更為快速，並增進整體的可用性。隨著製程越來越成熟，缺陷密度的問題也有所改善，備用技術仍然持續扮演重要的角色，讓Altera能夠長期地達成大幅度的良率增進(參見圖五)。整體來說，備用技術在生產力上扮演著主要的角色，以便讓它的產品達到量產品質的狀態，將可比其他的可編程邏輯供應商更快速地達到穩定的大量生產，特別是在高密度的產品上將更具效益。

《圖五　備用技術可在產品的生命週期期間提供更高的良率》

結論

40-nm製程帶來新的設計挑戰，與隨之帶來較高錯誤率仍需要被解決，且每一個世代的光罩成本約會成長50%，40-nm節點的運作費用也高達300萬美元。同樣重要地，設計上所付出的成本也在提高，因為閘極數量與晶片的複雜度也在增加，且比光罩成本的成長速度還要更快，對大家來說，這些都讓40-nm設計的障礙過高，能夠支付這些成本的企業組織數量也大幅縮減。

然而，Altera的商業模式讓它可以使用最先進的半導體製程，讓它可以面對沉重的投資需求來開發產品，並讓它們可以在市面上供貨。因此，業者將可以獲得最先進的訂製邏輯產品所帶來的功能、效能、密度與功率消耗，解決當今系統設計師最迫切的需求。

--本文由Altera提供/編輯部整理--