最近幾年網際網路的普及化與寬頻化，利用網路傳輸各種資訊的需求也隨著日益增加，因此要求網路設備的資料處理能力大幅提高的聲浪也越來越急迫，這意味著網路設備使用SRAM必需朝高速化、大容量化方向發展。

SRAM與DRAM同樣都是發揮性記憶體，一旦切斷電源記憶體內部的資料會完全消失，兩者最大差異是SRAM的存取（access）速度是所有記憶體中最快的IC，而且不需作類似DRAM IC的更新（refresh）動作，SRAM唯一缺點是資料儲存容量偏低。

由於網路設備要求高速動作，因此國外廠商陸續推出高速SRAM，有鑑於此本文要介紹一般常用的SRAM與高速SRAM的特性與使用技巧，同時探討SRAM的介面功能。

SRAM的優缺點

SRAM的優點

低待機電流

SRAM的記憶盒（memory cell）是由flip flop構成，記憶盒本身具備兩種穩定狀態，所以只要提供電力就可能永久保存資料，即使SRAM處於待機狀態，也可以中止內部所有電路的動作，不需類似DRAM IC必需定期進行資料更新的動作。SRAM待機時的消耗電流，理論上取決於電晶體的漏電電流，所以SRAM的待機（standby）電流非常低。

《圖一　DRAM與SRAM存取性能的比較》

不需作Restore

DRAM IC讀取資料時會破壞記憶盒，所以資料讀取後必需再寫回（restore）記憶盒，然而更新與回寫（restore）動作期間，卻無法作讀（read）/寫（write）動作；相較之下SRAM的記憶盒為flip flop結構可以保存資料，所以隨時都可以作連續存取動作。

即使隨機存取可以維持與burst access相同的資料轉送率

類似對burst access連續位址（address）進行資料的讀/寫，雖然DRAM IC利用介面處理也可作高速動作，不過SRAM的隨機存取特性卻無類似DRAM的限制。如(圖一)所示，隨機存取時SRAM可以維持與burst access相同的資料傳送率。

SRAM的缺點

無法大容量化

高速低電流SRAM的記憶盒（memory cell）是由flip flop構成，所以cell的面積非常大，除了單位cell的元件數量非常多之外，每個cell必要的的導線也非常多，因此SRAM無法大容量化。通常每個cell需要的導線分別是導線一條，GND導線一條，Word Line（文字線）一條，位元線（Digital Line）兩條，總共五條。

最近DRAM的容量已經超過1Gbit以上，相形之下SRAM的容量最多只有64Mbit，因此目前SRAM大部分是以4～16Mbit為主。

由於行動電話等可攜式電子產品要求大容量SRAM，因此有些廠商利用DRAM cell，開發共用介面大容量模擬SRAM。(表一)是DRAM與SRAM的差異比較一覽。

SRAM的構造

SRAM的記憶盒內的兩個flip flop節點（node），分別與讀取/寫入用轉換閘（transfer gate）連接。如(圖二)所示SRAM的種類可因flip flop結構分成三種型式，分別是：

6電晶體（transistor；6型）結構是SRAM的基本type，由於它的flip flop是由兩個inverter與轉換開關（transfer switch）構成，因此每個cell必需使用6個電晶體，如圖二(a)。此外cell內部具有P channel transistor（Pch ）與N channel transistor（Nch ），所以必需設置分隔兩元件的分隔領域，其結果造成SRAM的cell面積比DRAM大8～10倍。所幸的是SRAM的記憶盒屬於CMOS電晶體，因此製作上不需特殊製程（process），目前大部份的SRAM cell都是採用上述結構。

高阻抗型的cell是用阻抗值高達數teraΩ的高阻抗元件取代6型的Pch ，因為高阻抗值元件類似導線是鋪設在電晶體表面，所以不會影響cell的面積。由於結構上沒有Pch ，因此可以省略元件分隔領域，cell面積也非常小，缺點是製作高阻抗元件必需使用特殊製程。SRAM的動作電壓隨著製程微細化下降，所以不易維持cell的高電位節點，最近這種結構的SRAM幾乎完全退出市場。

TFT型（Thin Film Transistor；薄膜電晶體）的cell，是用薄膜電晶體取代6型的Pch 。由於薄膜電晶體是鋪設在Nch 表面上，因此cell的小面積化程度與上述高阻抗型非常類似。此外TFT型是用電晶體維持cell高電位節點（node），因此它的特性接近6型。

由於矽基板上形成的Pch 與TFT型能力上的差異，所以TFT型無法獲得6型相同的特性，加上TFT型的製程比高阻抗型複雜，因此最近SRAM很少採用TFT型cell結構。

《圖二　SRAM的結構》

SRAM的分類

隨著使用目的SRAM大致上可分為低電力（Low Power）SRAM，與具備高速動作特性的高速SRAM兩大類。

如(圖三)所示，高速SRAM的動作方式分為非同步式與同步式兩種；(表二)是目前已經商品化SRAM的特性摘要。

低電力（Low Power）SRAM

低電力SRAM利用低電晶體漏電（leak）電流製程製作，由於低電力SRAM具備低消費電力特性，因此經常被當作行動電話等，可攜式電子產品的記憶體使用。

使用DRAM cell製成的模擬SRAM與低電力SDRAM，為了維持資料必需作更新動作，因此無法降低待機時的消耗電力；相較之下SRAM不需更新資料，所以待機電流取決於晶片（chip）上所有電晶體的漏電電流總合。

一般模擬SRAM與低電力SDRAM的待機電流超過100μA，低電力SRAM的漏電電流即使高溫狀態下只有20μA，25℃時則低於1μA。

《圖三　SRAM的分類與用途》

高速SRAM

高速SRAM的動作方式分為非同步式與同步式兩種。上述兩種方式的SRAM都具備高速特性，因此可以應用在要求高速存取（random access）的設備，例如非同步高速SRAM適用於交換機、行動電話的基地台與IC測試儀器等領域；同步高速SRAM則適用於網路設備的緩衝器記憶體（buffer memory）等領域。

非同步式SRAM

(圖四)是非同步式SRAM的Timing Chart。非同步式SRAM的控制指令（command）只有晶片選擇信號（）、寫入指令信號（）與輸出enable信號（）三種，所以指令結構非常簡潔。例如X16（資料bus為16bit）雖然有控制各8bit資料bus讀/寫的與腳架（pin），即使如此控制腳架總共只有5支。

非同步式SRAM無外部輸入的clock，所以存取時間是在輸入至SRAM的位址與信號其中一個，以最後確定的信號開始作時間的定義。確定位址之後的存取tAA，亦即利用選擇晶片開始的存取是利用tACS定義。以編號為μpd444016的非同步式SRAM為例，存取時間tAA與tACS最短只有8ns。至於讀取動作，由於輸入的資料到達cell之前會維持原狀並直接傳送寫入，因此晶片的讀取（read）時段（），必需持續保持寫入的資料。

同步式SRAM

同步式SRAM會與外部clock同步動作。如(圖四)所示市面上出現許多具備利用介面、控制指令與clock輸入方式，達成上述同步功能的產品。隨著應用上的需求，一般認為未來SRAM特性出現明顯的差異。

接著要介紹標準型同步式SRAM，也是全球首創的PBSRAM（Pipeline Burst SRAM）的特性。事實上1995年問世的PBSRAM，是為了搭配CPU而開發的二次cash memory IC，初期的高速PBSRAM可用66MHz動作，量產後價格降低才逐漸被應用到PC以外的領域。隨著CPU製程的微細化，原本外嵌式PBSRAM目前幾乎都內建在CPU內部，在此同時PBSRAM卻成為同步式SRAM的標準規格。早期的PBSRAM容量為1Mbit，動作速度為66MHz，目前已經發展到容量為8Mbit，動作速度更超過200MHz以上。

PBSRAM的特性

PBSRAM屬於同步式SRAM，它可與外部輸入的clock同步動作，位址、控制指令、資料都是以clock站立edge抓入電阻。PBSRAM本身具備輸出電阻（resistor），因此輸出資料是先抓取位址與控制指令，再從下個clock站立edge的timing輸出。

圖四是PBSRAM的方塊圖。

《圖四　PBSRAM的方塊圖》

PBSRAM的衍生產品

Single/Double Cycle Deselect

將BSRAM的設成“H”，晶片設成非選擇狀態時，輸出腳架會變成為高阻抗timing，因此出現兩個衍生產品。一個是抓取狀態後，從下個clock的站立透過輸出腳架，變成高阻抗狀態的Single/Double Cycle Deselect，亦即所謂的SCD產品；另一個是2 cycle後，從clock變成高阻抗狀態的Double Cycle Deselect，亦即所謂的DCD產品。

SCD與DCD兩者只有變成高阻抗狀態時timing上的差異，其它特性幾乎完全相同，因此實際使用時，例如數個PBSRAM或是控制器與bus連接，只需決定使用哪個SRAM即可。

Flow Through SRAM

Flow Through SRAM亦即所謂的FTSRAM，是去除PBSRAM輸出電阻之後的SRAM衍生性產品。它的控制指令、位址資料抓取timing與PBSRAM完全相同，所以寫入動作與PBSRAM沒有任何差異。至於讀取動作，由於FTSRAM沒有輸出電阻，因此資料被抓入位址後會從clock站立edge輸出。

FTSRAM抓取位址後會在cycle期間輸入資料，從控制端觀之它的輸入屬於同步式，輸出則屬於非同步式的SRAM。如上所述FTSRAM沒有輸出電阻，所以一直到輸出資料確定之前無法輸入下個位址，這意味著FTSRAM的頻率比PBSRAM更不易提高。

高速同步式SRAM的發展經緯

《圖五　高速同步式SRAM的發展》

(圖五)是高速同步式SRAM的發展歷史一覽，由圖可知高速同步式SRAM可分為：

高速同步式SRAM主要是應用在CPU的cash，以及網路設備的緩衝記憶體等領域，其中類似ZEROSB、QDR、DDR等SRAM，可作200MHz以上的高速動作。接著要介紹ZEROSB、QDR及DDR等高速SRAM的特性。事實上QDR與DDR高速同步式SRAM的規格是由NEC、三星、Cypress與IDT等廠商共同制定。(表二)是高速SRAM的特性一覽。

高速同步式SRAM的特性

切換讀/寫時無dead cycle

網路設備的緩衝記憶體必需作頻繁的讀/寫切換動作，傳統同步式SRAM的資料寫入方式與利用cycle輸入位址方式完全相同。如(圖十)所示持續讀/寫動作時會產生dead cycle，因此ZEROSB SRAM針對位址輸入，首先使資料輸入的timing延遲，接著再消除交互讀/寫動作時的dead cycle，如此便可提高data bus的效率。

讀取時利用clock站立edge抓取位址，2 clock後才輸出資料；寫入時雖然也是利用clock站立edge抓取位址，不過並不是使用相同clock抓取資料，而是與讀取動作一樣2 clock後才輸入資料，也就是說不論讀/寫都是輸入位址2 clock之後才輸出入資料，所以即使交互進行讀/寫動作，data bus也不會發生衝突作高效率動作，除此之外具備2 bit的burst counter的burst，也可以順利動作。

具備Pipeline Burst與Flow Through兩種方式

《圖六　LVTTL與HSTL介面》

ZEROSB SRAM具備Pipeline Burst（PB）與Flow Through（FT）兩種方式，PB方式是在位址輸入後2 clock後才輸出入資料，FT方式則是1 clock後便輸出入資料。雖然兩者的資料輸出入timing不同，不過data bus都無發生衝突之虞，而且可作高效率動作，唯一差異是PB方式可以支援高頻動作。μPD44321361是FT方式代表性的產品；μPD44321362則是PB方式代表性的產品；ZEROSB可與「NoBL」、「NtRAM」等SRAM具有互換性。

DDRⅡSRAM的特性

DDRⅡSRAM可以連續作讀取或是寫入動作，以系統而言它的動作效率非常好。若是頻繁切換讀/寫動作的場合，或是要求同時處理讀/寫動作時，建議讀者改用QDR比較適合。

DDRⅡSRAM若與傳統一個cycle只能處理一個資料的SDR（Single Data Rate）比較的話，DDR（Double Data Rate）方式的SRAM，可以一個cycle處理二個資料，也就是說DDR SRAM的資料處理能力是一般SDR的兩倍。

DDR SRAM可依照burst長度分為burst長度2與burst長度4這兩種型式，由於burst長度隨著型式被固定住，所以作業途中無法停止burst。μPD44164362是burst 2代表性的產品，μPD44164364則是burst 4代表性的產品。

burst長度2的DDRⅡSRAM特性

DDRⅡ SRAM具備兩條輸入clock，是位相相差180°的信號，分別以各自的站立edge抓取read data。此外DDRⅡ SRAM還具備兩條輸入clock，是位相相差180°的信號，也是輸出資料的參考（reference）clock，因此同樣是以各自的站立edge抓取read data。

若固定成“H”的話可以不用，此時資料的輸出入可用的站立edge控制。除此之外DDRⅡ SRAM還具備 echo clock輸出，由於它與資料輸出同步，所以可以當作資料有效性指標使用。

有關DDRⅡSRAM的讀/寫控制，它是以執行，如果的站立edge為“L”時，若也是“L”的話，就成為寫入（write）動作；若是“H”的話，就開始執行讀取（read）動作；若是“H”的話，則不會進行讀/寫動作，此時會抓取讀取位址或是寫入位址。寫入資料是用burst長2，從下個cycle的K的站立edge抓取；讀取（read）資料是用burst長2，從下個cycle的的站立edge抓取。

burst長度4的DDRⅡSRAM特性

burst長度4的DDRⅡSRAM的基本動作特性，與burst長度2的DDRⅡSRAM幾乎完全相同，唯一差異是兩者的burst長度。

《圖七　Data Bus的終端方法》

QDRⅡSRAM的特性

如上所述在相同埠（port）進行資料輸出入的DDR SRAM，無法同時處理讀取資料與寫入資料。此外SRAM與CPU、ASIC連接後，在data bus中從SRAM輸出的讀取資料，與從CPU、ASIC輸出的寫入資料來回交易，設計上要避免高速動作時彼此的資料發生重疊，事實上非常困難，因此廠商推出QDR SRAM。由於QDR的資料輸出入埠各自分開，所以可同時處理讀/寫資料，上述資料再用雙重資料率（double data rate）轉送，單位cycle最大可以處理四個資料，因此稱為QDR（Quad Data Rate）SRAM。

QDR SRAM可依照burst長度，分為burst長度2與burst長度4兩種型式，μPD44165362是burst 2代表性的產品，μPD44165364則是burst 4代表性的產品，由於兩者的使用方法略有差異，因此接著要具體介紹差異內容。

burst長度2的QDRⅡSRAM特性

QDR也是利用抓取讀取資料，再用輸出寫入資料。若固定成“H”的話可以不用，此時資料的輸出入可用控制。此外QDRⅡSRAM還具備 echo clock輸出。

QDRⅡSRAM利用與進行讀/寫的控制，的站立edge若是“L”的話，就成為讀取動作，如果也是“L”時，便開始執行寫入動作；都是“L”時可以同時開始執寫入與讀取動作；反之都是“H”時，則不作寫入與讀取動作。雖然讀取位址與指令同時利用K的站立edge抓取，不過寫入位址卻是利用下個的站立edge抓取。寫入資料與指令同時從K的站立edge，以burst長2開始，不過一直到利用下個抓取位址之前，則用內部電阻維持資料。讀取資料抓取指令後，再用下個cycle的的站立edge以burst長2輸出。

burst長度4的QDRⅡSRAM特性

burst長4的QDR是以的站立edge抓取或是，換句話說QDRⅡ是用的站立edge開始讀取或是寫入動作，並與指令同時抓取讀取或是寫入位址，它與利用的站立edge抓取寫入位址的burst長度2的QDR不同，在burst長度4的QDR，位址只用K的站立edge抓取。寫入資料是從下個cycle的K之站立edge，以burst長度4抓取。讀取資料是從下個cycle的之站立edge，以burst長度4抓取。QDRⅡ交互進行讀取/寫入動作時，bus效率最高。

如上所述QDRⅡ SRAM具備各自資料輸出入埠，所以在頻繁切換讀取/寫入動作的系統，或是要求同時處理讀取/寫入動作的系統，可以充分發揮它的特性；相對的只作連續讀取/寫入動作的場合，具備各自資料輸出入埠的QDR就不適用，這種情況建議讀者改用DDR SRAM。

介面電路

為了使QDR、SRAM、DDR與SRAM發揮它的特性，加上介面特性尤其是對高速動作具有決定性的影響，因此QDR、SRAM、DDR與SRAM內建各種介面功能。(表三)是高速SRAM的介面與信號Level特性摘要。

高速動作用介面的特性

利用HSTL降低信號的振幅

一般高速SRAM的介面電路都是採用HSTL（High Speed Transistor Logic）或是LVTTL方式。ZEROSB可以支援LVTTL介面；QDR、DDR則支援HSTL介面。如(圖六)所示LVTTL屬於信號振幅極大的介面。信號輸入的“H/L”（VIH/VIL）分別使用70％與30％的介面電源電壓（VDDQ）。相較之下HSTL介面則是小振幅動作方式，動作時必需從外部提供參考電位（Vref），接著在內部針對電位將Vref小振幅增幅，直到可以作動作Level判斷為止。信號的輸入會對Vref電位以+0.2V/-0.2V小振幅進行判斷。HSTL介面可以將bus的信號小振幅化，所以將bus作終端可以有效達成信號傳輸高速化的目的。高速動作時若將clock、data與address所有bus作終端的話，可以獲得很好的高速信號傳輸效果。

HSTL可以調整Vref電位，此外Vref電位需與bus的終端電位略微錯開

由於Vref電位可以調整，因此適用於要求封裝後，為確保動作極限（margin）進行的Vref電位調整作業。必需注意的是HSTL介面的Vref電位，若與bus的終端電位完全相同時，當系統故障造成驅動bus的輸出驅動器變成open狀態，此時SRAM的輸入驅動器可能會波動，尤其是clock輸入驅動器，或是控制複數個SRAM的場合，它的消費電力往往會超過正常動作的需求，因此設計上可以將Vref電位需與bus的終端電位略微錯開。由於此對策的副作用是信號振幅的動作極限會略為降低，所以設計時必考慮實際的容許範圍。

可防止通信資料波形潰散的CID電路

控制輸出阻抗的電路

事實上QDR與DDR內建有可以調整元件（device）輸出阻抗的CID（Controlled Impedance Driver）電路。一般元件的輸出阻抗與data bus的傳輸線路阻抗相異時，反射噪訊（noise）會引發overshoot與undershoot，進而使輸出資料的有效期間變窄。如果施加overshoot與undershoot造成的定額以外的電壓，可能會導致元件內部產生過電流，甚至破壞元件等嚴重後果。此外輸出資料的有效期間惡化，會使資料收信端的CPU、ASIC的set up/holder AC timing惡化，因此必需針對元件的輸出阻抗與data bus的阻抗（impedance）進行整合，才能有效防止輸出波形偏斜。

輸出阻抗的控制方法

將阻抗RQ連接至輸出阻抗matching輸入端亦即ZQ端子，輸出阻抗就可以獲得的RQ×0.2的調整。

RQ的對向極為接地（ground），輸出阻抗的設定範圍從35Ω到70Ω。此外各資料輸出與CQ、的輸出阻抗也是作相同控制，值得一提的是ZQ端子可與接地連接或是作open狀。

bus作終端可使信號傳輸高速化

如(圖七)所是將data bus作終端，可以使輸出波形偏斜抑制在最小範圍，如果整合上述CID電路bus的終端，以及data bus送、收信端的阻抗，理論尚可以使反射噪訊抑制在最小範圍，加上利用data bus的終端可以使信號達成小振幅化的效果，使得信號的遷移時間大幅縮短，所以上述方法非常適用在信號傳輸高速化的系統。除此之外信號小振幅化，對降低電磁放射有非常正面的助益。

《圖八　利用DLL電路擴大輸出資料的有效期間》

可以擴大輸出資料有效期間的DLL電路

利用250MHz動作的QDR，資料輸出期間只有2ns

QDR與DDR每個cycle可以輸出兩個資料，若與每個cycle只輸出一個資料，類似ZEROSB的單資料率（single data rate）比較時，QDR與DDR輸出資料有效期間只有ZEROSB的一半，所以高速動作時必需將上述有效期間也一併列入考慮。例如以250MHz動作的QDR與DDR，它的clock周期為4ns，在此期間會輸出兩個資料，因此各別可利用的期間實際上只有2ns，然而製作上的精度分佈、電源波動、溫度與使用環境的差異，極易造成資料輸出的存取、維持時間產生波動，進而大幅削弱上述有效期間，嚴重時收信端的CPU與ASIC可能無法正確抓取資料，系統無法穩定動作，因此設計上必需進行對策，防止發生上述現象，進而確保有效期間的最大極限。

可以調整資料與clock timing的DLL電路

如(圖八)所示，DLL（Delay Locked Loop）電路具備維持有效期間的最大極限的特性，它可以恆時使輸出資料的切換點，與C、（未使用時為K、）的clock的站立edge維持同步，進而消除（cancel）資料輸出存取與維持時間的波動，確保有效期間的最大極限。

DLL電路可以使250MHz動作的存取低於0.45ns，不過結構上的限制，DLL電路有動作頻率下限的困擾。以μPD44165362而言DLL的動作頻率下限為120MHz，低於此頻率動作時會固定並關閉DLL功能。對高速動作元件而言，維持系統的穩定性，才能作元件之間的資料轉送，這意味著DLL搭配CID電路乃是設計者必需考慮的項目之一。

採用內部導線較短的BGA封裝方式

QDR與DDR採用低阻抗成份對高速動作有利的BGA封裝方式，而且還支援IEEE1149.1規定的JTAG功能，即使封裝後也可以利用測試端的測試碼（test code）進行測試

結語

以上介紹SRAM與高速SRAM的特性與使用技巧，同時探討SRAM介面的功能。尤其是選擇SRAM時，必需根據控制器的規格、操作頻率以及讀/寫的比率作整體考量。

此外QDR與DDR具備支援高速動作的介面功能，對高速動作而言維持系統的穩定性，乃是元件之間的資料轉送關鍵要素，因此設計上必需將介面特性也一併列入檢討。

由於網際網路的普及化與寬頻化，利用網路傳輸各種資訊的需求也隨著日益增加，要求網路設備的資料處理能力大幅提高的聲浪也越來越急迫，因此一般認為QDR SRAM與DDR SRAM會越來越普及。

延 伸 閱 讀

當需要更高效能時，研發人員通常都會尋求更高的時脈速度及更寬的匯流排；這些方式都是提升SRAM效能的途徑，但並不是唯一的方法；系統的實際需求往往可決定最適合哪一種特定應用的高效能記憶體類型。相關介紹請見「 如何選擇最佳SRAM架構？ 」一文。 Intel英特爾於2004年下半年推出支援DDR II的新款晶片組Grantsdale，正式引爆全球相關半導體廠商佈局DDR II熱潮，而國內外DRAM各大廠早已展開DDRII 的佈局，以期能搶佔商機。你可在「 DDR II竄紅點燃DRAM新戰火 」一文中得到進一步的介紹。 QDR-II SRAM是用於高速、高頻寬作業的理想記憶體，這種在兼顧了不同相容性以及高性能的記憶體蘊育著記憶體市場的下一次革命。本文詳細介紹了QDR與QDR-II在工作頻率和架構上的差異、QDR-II的功能及特性、兩種端接實現方法及時脈選擇策略。在「QDR-II SRAM的功能特性分析及應用中的端接方法和時脈策略」一文為你做了相關的評析。

市場動態	品安科技宣布目前代理的南亞科技Elixir DDR2記憶體模組價格全面調降近三成，256MB的DDR2-533市價從目前的NT$1800（未稅）一口氣下殺至NT$1300（未稅），相當於目前市面上DDR1的價格。相關介紹請見「DDR2引領市場潮流加速DDR世代交替」一文。 為了讓採用英特爾的925XE與955X Express晶片組平台的桌上PC效能能更上一層樓，Crucial已經宣佈推出了該公司目前最快的Ballistix記憶體模組。你可在「 Crucial推出1GHz DDR-2記憶體」一文中得到進一步的介紹。 TI推出新的電源管理元件，把交換式直流轉換控制器和低壓降穩壓器整合至單顆晶片，為使用DDR和DDR II記憶體系統的設計人員帶來更強大的電源效能。在「 TI推出整合式開關元件和低壓降穩壓器 讓DDR記憶體的電源設計更簡單」一文為你做了相關的評析。