電磁干擾（EMI）是一種能源，會對電子/電機設備的性能產生負面影響，讓系統產生不好的反應或完全停止運轉。電磁干擾是由幅射電磁場或傳導的電壓或電流所產生。高速數位系統中的高頻時脈以及尖峰率（short-edge rates）都會造成各種電磁干擾問題。

《圖一 以時域呈現的Hershey Kiss 曲線展頻時脈頻率圖》

傳導與幅射電磁干擾的重要來源之一，就是電子設備與交流電線之間的耦合，例如像電腦、交換式電源供應器、以及使用電動馬達的電子裝置，包括電冰箱、冷氣機、跑步機等。當電子裝置產生的電磁干擾被傳導至電子電路，這些線路就形同一個天線，並以RFI（射頻干擾）的形態把傳導電磁干擾「傳送」到整個結構。

電磁干擾產生的影響，可以從輕微的故障，到嚴重的完全停擺，因此有效控制電磁干擾是很重要的工作。電磁相容（EMC）是指系統在目標環境中正常運作的能力，不會傳導或幅射過多的電磁能。

《圖二 以頻域呈現的展頻時脈頻率圖》

EMI 標準與衍生成本

EMC 標準的設立目的是確保電子設備的各元件不會對其他元件的運作造成問題，或甚至導致設備故障停擺。這類規定要求各種消費性電子產品遵循電磁干擾的遮蔽設計 – 包括電視、廣播、可攜式娛樂裝置、電子遊戲裝置、以及網路裝置等產品 – 各國的規範皆不盡相同。電磁干擾標準是由各個不同機構所頒佈。在美國，聯邦通訊委員會針對Class A 與B設備頒佈Part 15，sub-part J規範。Class A 與level A指的是工業設備，而Class B 與level B 則是消費性產品。電磁干擾規定不僅能降低電子產品之間的干擾，也同時兼顧健康與安全方面的考量。

EMI控制方面典型的考量因素包括:

電磁干擾的控制與降低技巧

控制與降低電磁干擾有兩種基本方法: 抑制與吸收。降低雜訊最常見的方法包括適當的設備電路設計、遮蔽、接地、濾波、隔離、分離與限制方向、電路阻抗控制、線路設計、以及雜訊消除技巧。這些方法需要用到各種被動與主動元件，像是濾波器、choke、陶鐵磁珠（ferrite bead）、擋片與箔片、遮蔽可搭配各種印刷電路板配置規則、以及展頻時脈產生器（SSCG）。

《圖三 Hershey Kiss 曲線展頻優點》

從根源解決電磁干擾問題

其中一項EMC設計基本原理，就是從印刷電路板的來源處抑制電磁干擾。利用各種展頻技術，讓特定頻寬上產生的能量分散到另一段頻域，以讓訊號分佈到較寬的頻寬。展頻時脈產生器（SSCG）能為研發業者執行這種展頻功能。

當選擇利用展頻時脈來為消費性產品抑制電磁干擾時，研發業者必須確保下列各點：

系統能通過電磁干擾的規範測試

完善的頻率安排和調節頻率，是最重要的關鍵。高品質的Hershey Kiss曲線頻率，在降低電磁干擾方面能達到最好的效能；三角頻率特徵需要大量的展頻才能達到相同的電磁干擾降低幅度（請參考下圖一至圖三）。較高的調節頻率通常能提供較高的電磁干擾降低幅度（請參考下圖四）。

《圖四 藉由調變頻率達到最佳化的干擾衰減 》

即使遭遇各種展頻衍生的副作用仍能維持系統的效能

首先，鎖相迴路必須在最佳狀態下運作，例如，高PFD與VCO頻率、適當的頻寬等。第二，展頻的量一般須盡可能壓低，以便讓系統時序維持較大的運用空間，並壓低週期之間的抖動。在中心頻率下調（down spread）方面，較低的展頻量，讓系統運作的速度較緩慢，但平均頻率不會降得太多。

把整體系統成本的影響減至最低

在各種消費性產品方面，展頻時脈晶片的價格向來都是一個重大因素。然而，隨著近幾年來消費性產品的複雜度大幅攀升，研發成本與風險也須要仔細考慮。例如，即使沒有辦法滿足某項要求，不論是電磁干擾或抖動效能，產品還是有可能必須針對系統時脈進行修改。可編程EMI設計的彈性，能降低開發的成本與風險，帶來較多的保障。

《圖五一個通用型SSCG緩衝晶片的頻率調整》

展頻時脈產生器

展頻時脈產生器（SSCG）可分成可編程以及不可編程兩類，並可分成Hershey Kiss曲線和三角展頻曲線兩種展現方式。不同消費性產品在展頻的頻率、中央或下調展頻、展頻量、調變頻率、Hershey Kiss曲線或三角曲線等方面都有差別。

廠商針對特定的應用，開發客製化的不可編程展頻時脈晶片，能提供許多固定的選項，像是頻率範圍和展頻幅度，因此很難同時滿足最佳展頻需求又達到最高的成本/效能比。市面上大多數固定功能的時脈晶片都提供多個固定的可選擇輸入頻率範圍（例如20至40MHz、40至80MHz、以及80至160MHz）以及展頻比率（像是0.5%、1%、2%以及3%）。想進行最佳化，則需要兩組PLL參數，其中一組針對降低EMI的效能，另一組則針對PLL的效能（如圖五所示）。

在從這些最佳化的設定中建構出實際的組態時，許多不想看到的副作用就會浮現。例如，當輸入頻率沒有位在選定範圍的中央，VCO與調變頻率就會線性縮放（如圖6所示）。若PLL頻寬過低（通常用來控制週期間抖動，參考圖6所示），頻率的線圖就會扭曲，進而影響EMI的效能。

在低輸入頻率邊界處，最壞情況可能會發生—由於低PFD加上VCO頻率，週期間抖動會明顯提高，加上由於低調變頻率和可能的頻率線圖扭曲，電磁干擾降低的幅度就顯著降低。當可選擇的展頻量有限時，研發業者被迫選擇超過需要的展頻量。這通常會讓週期間抖動增加，並降低系統的時序預算。若這些展頻比率都無法滿足系統的需求，研發業者必須要求時序元件製造商進行設計變更，並製造新的晶片，最快的情況也須耗費數週，即使簡單的金屬層變更設計，通常也須付出昂貴的成本。

《圖六 頻率調整與最佳化線圖的比較 》

反觀可程式化的展頻時脈產生器由於提供通用時脈，支援現場可編程化調整的彈性，並搭配晶片內建的非揮發性記憶體，讓元件能最快速地設定各項展頻參數，不必再進行緩慢且昂貴的晶片設計變更。可編程化的能力亦讓系統能進行最佳化，在目標規格下達到最佳的展頻時脈效能。例如，研發業者可定義實際展頻幅度，像是2.1%（而不是可選擇的3%），或針對目標頻率的設定來最佳化調變的模式。圖4顯示調變頻率的優化，採用Cypress Semiconductor的CY25400 SSCG 元件，能輕易讓電磁干擾降低的幅度達到-3 至-4 dB。CY25400 是一款4-PLL 時脈晶片，內含兩個展頻PLL。兩個展頻PLL都有兩個獨立的展頻模式可供選擇。

大多數研發業者較偏愛 Hershey Kiss 曲線的展頻元件，達到較佳的EMI效能，但許多時脈元件廠商僅提供線性展頻時脈元件。理想的情況下，SSCG應提Hershey Kiss曲線與線性展頻時脈。圖3顯示?Hershey Kiss曲線展頻元件，在搭配CY25400元件進行測試時，提高衰減幅度為-1.67dB。

此外，各種重要的時脈參數，像是PLL電荷泵浦電流、VCO增益、以及輸出電流強度，都應能調整設定。如此的彈性能大幅改善系統效能、縮短系統研發時間、允許最後一刻的修改以降低風險。

--作者Shuliang Li為賽普拉斯半導體資深設計工程師，Narayan Purohit為行銷總監--