Intel在去年十月發表了新的封裝技術-BBUL(Bumpless Build Up Layer),並宣稱這項新技術將有助於20GHz晶片時脈的微處理器在2006或2007年前上市。
BBUL,顧名思義,此技術並無使用凸塊(Bump)的製程,而是利用多層板增層技術連接IC與基板(Substrate)。由於減少了凸塊的高度,BBUL封裝後產品的高度只有1mm,不到一個硬幣厚度,非常符合未來產品走向輕、薄、短、小的趨勢 (圖一)。不過,Intel宣稱這項新技術仍在實驗開發的階段,在2006或2007年前並無量產上市的計劃,由此可以想見其製程及成本上仍有相當的問題尚待解決。
![《圖一 BBUL封後的厚度比硬幣的還薄》](/art/2002/04/051700598166/P1.gif)
《圖一 BBUL封後的厚度比硬幣的還薄》 | 資料來源:Source: Intel Labs |
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雖然如此,BBUL技術的提出,仍引起產業界不少的討論;特別是當多數人已將覆晶(Flip Chip)技術視為未來高階封裝的必然趨勢時,Intel卻又另闢蹊徑前進,並將凸塊專工大廠的角色功能棄之不顧。可以想見,BBUL一出勢必將對產業鏈的佈局又多添變數。
目前Intel的最新處理器Pentium4,內含42百萬位電晶體數,其封裝製程是採用覆晶(Flip Chip BGA)以錫鉛凸塊連接晶片。這種封裝方式仍需要中間層或高密度的基板,它的相對位置是介於凸塊與Pin之間。相反地,BBUL則是「晶片優先」(Chip First),將晶片內嵌於最中央的位置,這點與覆晶技術將晶片放在最上面有所不同。
製程介紹
BBUL的製程,首先是在基板上方以沖壓的動作挖出可供晶片嵌入的區塊,並於基板下方加上一層薄膜(Tape),之後將晶片置於區塊內並灌膠,緊接著進行烘烤,之後再去除薄膜。薄膜在此可提供晶片與其四周一個平坦界面。而鄰近於晶片的基板區則可提供一個平台,方便下面的濺鍍及顯影製程進行。換句話說,如果晶片是面朝上的(Face Up),鄰近區塊的高度將很難掌控,也連帶影響晶片與其之間的水平高度。所以,有薄膜提供一個共平面的平台再加上晶片面朝下(Face Down)的放置,晶片與周圍高度恐不相同的顧慮即可解決。
增層動作
基板的平坦界面製作完成後,接著便要進行增層(Laminate Layer)動作:首先鋪上一層絕緣層(Dielectric Layer),再以雷射鑽孔為下一段重佈銅製程金屬互連層(Copper Interconnect Layer)做準備,金屬層的沉積是以濺鍍(Sputtering)方式進行,並以曝光顯影技術將線路顯現於金屬層上,然後進行電鍍並蝕刻出線路,最後進行一般的表面黏著(SMT)製程。
這裡的增層動作與晶圓級封裝(Wafer Level Package)製程非常類似,只差晶圓級封裝是於晶圓上進行,BBUL則是在單一晶片上進行。當然,也可於面板(Panel)層次上進行增層,只是在光罩曝光顯影方面,無法像WLP上一片即可,而是採逐次曝光(Step-N-Repeat)的方式,對每顆晶片逐一曝光。不過,BBUL與晶圓級封裝最大的差異點即在於,BBUL可將線路往外設計,即所謂的Fan-Out,但WLP的線路只能在晶片區域內設計,即所謂的Fan-In。所以當晶片的面積不斷縮小(Die Shrinking)時,只能Fan-In的封裝,I/O接腳數目想必受到抑制,因此只適合做低I/O數的產品。
一般基板的增層法(Build Up)是於核心層(Core Layer)的頂部及底部增層,也就是所謂的Build-Up Layers。有趣的是,BBUL的結構,則把晶片內嵌於基板的區域作為核心層,之後僅需往上增層即可進行訊號傳輸(圖二)。與覆晶比較,BBUL可避免凸塊和底膠(Underfill)所衍生的問題。
![《圖二 BBUL以晶片內嵌於基板內的區域作為核心層》](/art/2002/04/051700598166/P2.gif)
《圖二 BBUL以晶片內嵌於基板內的區域作為核心層》 | 資料來源:Source: Intel Labs |
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BBUL的優勢在於訊號由晶片走到主機板的距離更加縮短了,因此訊號傳遞將較為完整。而隨著半導體製程的精進,每單位電晶體的體積愈來愈小,IC體積也得以減少,此外隨著IC功態愈趨複雜及電晶體數目的成長,接腳數也必須增加,這些因素都使得pad間的間距(Pitch)值必須減小。
傳統覆晶C4製程,由於受限凸塊的尺寸,pitch值縮小的彈性有限。而BBUL是以「增層」概念封裝,無凸塊限制,pad 與pad間的pitch變小(約140μm),較能承載目前及日後對短時間即能處理大量訊號的封裝需求。(表一)
表一 BBUL與Organic差異比較
Next generation
Technology
Capabilities |
Organic
(FCPGA-type) |
BBUL |
Die-package pitch |
180μm |
140μm |
Package
Line/Space
dimension |
25μm/25μm |
25μm/25μm |
Package inductance
for land-side
capacitors |
1.3pH |
0.1pH |
Source: Intel Labs