所谓low-k（低介电常数值）就是指介电常数（dielectric constant）比较小的材料，因为这种材料允许芯片内的金属导线可以互相紧密地贴近，而且在芯片内，不会发生讯号泄漏和干扰的问题。电路传输的速率是和电阻（R）和电容（C）的乘积有关，RC乘积值愈小，则传输速率就愈快。因此，降低电阻和电容值就可以提高传输速率。电容值又与芯片内金属线之间的绝缘介电质材料的介电常数k有关，k愈小，电容值就愈小。一般常用的金属线之间的介电材料是二氧化硅（SiO2），它的介电常数约在3.9k至4.5k之间。但是当制程尺寸不断地缩小，SiO2已经快到达它能支持的最大物理极限了。目前全球的科学家正努力寻找其它可替代的方案。

「半导体制造技术产业联盟（Sematech）」最近在San Diego开会，与会的大多数技术专家认为：他们未来的工作应该专注于改善半导体现有的制程和设计，并降低对新的「超low-k」材料的追寻和依赖。因为若想要开发低于有效值2.5k的互连（interconnect）材料，则将会遇到技术和成本的瓶颈。就技术而言上，超low-k制程是有可能被实现的；但若想利用这种互连材料与所有的设计电路相连接，其所需要付出的经济成本是非常高的。所以，由此制程所生产的芯片价格也一定是非常高的，而其最终的经济效益自然很低了。

过去数年，半导体业界全心全力都在寻找k值非常非常低的材料，但是这种作法有它的缺点。因为在45奈米的节点（node）上，超low-k的介电材料是非常脆弱的，并且会承受很大的制程冲击。当企图结合它们时所引起的种种问题，正好抵销了它们可能带来的利益。

在技术层面上，最难克服的是如何提升晶体管的效能；尤其是，当两晶体管之间以极短的讯号线路相连接时。在这种情况下，即使k的有效值降低了，但是芯片的整体效能还是没有提升。以一个高速互连的集成电路为例，k的有效值每降低10％，此芯片的整体效能仅增加5％。这种微量的增加，几乎会被市场忽略。

目前国外业者正转而追求互连制程的精致化。例如：明显的蚀刻、灰化和清洁（ash and clean），并积极改善电路设计的方法。设计者只会在受到电容或RC影响的层级或电路上，采用最先进和最昂贵的制程技术；其它部份则仍采用传统的、比较可靠的制程技术和材料。

未来，具成本效益的互连制程可能会借重3D立体技术和异质性（heterogeneous）整合技术。这里所谓的3D技术是指，将数颗芯片上下堆栈在一起，并藉由它们身上的通孔（via）互相连接。异质性整合是指，在一个整合型的芯片内部指定某个区域使用先进的制程技术，并且可以和其它使用传统制程技术的区域互连。

这种技术典范的演变正在进行中。现在有人预言，3D技术将可以解决未来一、两代制程技术的讯号延迟（delay）问题；但是，长期而言，还是得靠异质性整合技术才能彻底解决所有的问题。