Cadence Design Systems今天宣布，正式推出CadenceO Integrity 3D-IC平台，为业界首个全面、高容量的3D-IC平台，将设计规划、实现和系统分析，整合在单个且统一的管理介面上。此一整合型3D-IC平台，可支援Cadence第三代3D-IC解决方案，通过热完整性、功率和静态时序分析能力，提供以系统级PPA表现，使之在单一小晶片(chiplets)中发挥效能。

超大规模运算、消费性产品、5G 通讯、行动装置和汽车应用，相较于晶粒无法接续的实现方法，晶片设计人员可利用Integrity 3D-IC平台，以达到更高的生产力。该平台的独特性，能够提供系统规划、整合式电热、静态时序分析和物理验证流程，从而实现更快、更高品质的3D设计收敛。

它还结合了3D探索流程，利用2D设计网表，根据用户的输入项目，创建多个3D堆叠场景，自动选择最佳及最终3D堆叠配置。此外，平台资料库也能够支援所有3D设计类型，让工程师可以同步在多个流程节点进行设计，并与封装设计团队、以及使用 Cadence AllegroO 封装技术的半导体组装/测试外包(OSAT) 公司，进行无缝协同设计。

Cadence资深副总裁暨数位与签核事业群总经理滕晋庆(Chin-Chi Teng)博士表示:「Cadence 长期透过其领先的数位、类比和封装实现产品，为客户提供强大的 3D-IC封装解决方案。随着近来先进封装技术的不断发展，我们看见客户的强烈需求，就是必须进一步在我们已然成功的3D基础上，提供一个更紧密的整合型平台，将我们的设计实现技术与系统级规划分析连结在一起。随着产业不断推进开发差异化的3D堆叠晶粒配置，全新的Integrity 3D-IC平台让客户能够实现以系统驱动的功率、性能和面积 (PPA)，降低设计复杂性，加速产品上市。 」

Integrity 3D-IC平台是Cadence 广泛的3D-IC解决方案系列产品中的一员，此一系列产品组合在原有数位产品之外，增添了系统、验证以及矽智财功能。此一更加多元的解决方案通过由 Palladium Z2 和 Protium X2 平台组成的 Dynamic Duo，提供整个系统的软硬体协同验证和功率分析。该平台支援基于小晶片技术的埠实体层矽智财，和专门将延迟、频宽和功率的PPA进行优化。

Integrity 3D-IC平台提供协同设计的可行性，让Virtuoso 设计环境和Allegro 技术，整合性晶片签核提取和具有 Quantus 提取解决方案与 Tempus时序签核解决方案的静态时序分析，以及整合讯号完整性/电源完整性 (SI/PI) 、电磁干扰 (EMI) 和Sigrity技术系列热分析，Clarity 3D 瞬态求解器和Celsius 热求解器等等，都有具有共同设计的功能。全新的Integrity 3D-IC平台和更多元的3D-IC解决方案系列组合，都建立在系统单晶片卓越设计和系统级创新的坚实基础上，支援公司的智慧系统设计策略( Intelligent System Design)。

使用Integrity 3D-IC平台的客户可以获得以下功能和优势：

‧统一个管理介面和资料库：让SoC和封装设计团队同时的协同优化整个系统，从而有效地整合系统级反馈。

‧完整的规划平台：为所有类型的3D设计整合出完整的3D-IC堆叠规划系统，使客户能够管理和实现本质的3D堆叠。

‧无缝设计实现工具的整合：采用Cadence Innovus?实现系统的通过脚本直接整合，为3D晶粒分区、优化和时序流的大量数位设计，提供易用性。

‧整合系统级分析能力：通过早期电热和跨晶粒静态时序分析，设计出稳健的3D-IC设计，从而为以系统驱动的功率、性能和面积 (PPA) 提供早期系统级反馈。

‧与 Virtuoso 设计环境和 Allegro封装科技进行协同设计：允许工程师采用分层资料库，将设计资料从 Cadence 类比封装环境，无缝地移动到系统内的其他部分，从而加快设计收敛，提高生产效率。

‧易于使用的介面：包括一个功能强大的用户管理介面和流程管理器，为设计人员提供了一致、具互动性的方法，来运行有关的系统级3D系统分析流程。