Cadence獲得台積公司7nm製程技術認證

<>7nm工具認證

Cadence提供從設計實現到最終簽核的全套整合數位流程，並已於7nm製程獲得TSMC認證。此項數位流程包括Innovus設計實現平台、Quantus QRC萃取解決方案、Tempus時序簽核解決方案、Voltus IC電源完整性解決方案、Voltus-Fi客製電源完整性解決方案、實體驗證系統(PVS)及佈局依賴效應(LDE)電性分析器。

對於TSMC 7nm HPC平台的支援包括Genus合成解決方案的via-pillar建模以及完整的via-pillar設計實現與簽核環境。此外，工具中的時脈網格處理及匯流排佈線能力支援高效能元件庫，有助於提升PPA並減少電遷移(EM)。這些功能不僅幫助顧客成功設計先進節點系統，亦有助減少重複並達成成本與效能目標。

取得認證的客製/類比工具包括Spectre加速平行模擬器(APS)、Spectre eXtensive分割模擬器(XPS)、Spectre標準模擬器、Virtuoso佈局套裝、Virtuoso原理圖編輯器以及Virtuoso 類比設計環境(ADE)。7nm製程的強化包括先進元件挑選和加速客製設置，以及幫助顧客改善產能並滿足功率、多重曝光、密度及EM要求的佈線流程。

7nm 客製設計參考流程

Cadence以加強版客製設計參考流程(CDRF)解決7nm客製及混合訊號設計難題。CDRF的先進方法和功能經由一系列深入的「如何」電路設計、佈局實施及簽核與驗證模組來達成改善產能的目標。電路設計模組包含「如何」主題，例如利用模組產生器(ModGen)限制以及TSMC PDK以元件陣列擷取原理圖、功能驗證、良率預估與優化以及最新可靠度分析。在簽核驗證方面，實體驗證模組強調設計規則與佈局驗證(LVS)檢查、簽核寄生萃取，以及電遷移和IR壓降(EM/IR)簽核檢查。

佈局實施模組包括FinFET元件設置的連通性及限制條件驅動佈局，幫助設計人員避免違反設計規則並解決佈局依存效應(LDE)。佈線模組提供顏色區分的流程以及創新軌道圖形系統，有助於縮短設計時間，緩和寄生效應並幫助設計人員避免EM問題。

7nm元件庫特徵化工具流程

除了工具認證之外，Cadence Virtuoso Liberate特徵化解決方案及Virtuoso Variety統計式特徵化解決方案皆已通過驗證，可提供TSMC 7nm製程的Liberty元件庫，包括先進時序、雜訊及功率模型。這套解決方案運用創新方法掌握Liberty變動格式(LVF)特徵，實現製程變動簽核，且能夠創造EM模型，達成訊號EM優化與簽核。

7nm IP的合作

身為DDR控制器及PHY IP的領導者，Cadence業已於從28HPM/28HPC/28HPC+到16FF+/16FFC節點的多代TSMC製程技術部署其DDR4 PHY及LPDDR4 PHY。經由與TSMC和客戶的密切合作，Cadence去年著手進行7nm製程IP的開發。Cadence已於2016年第四季就其使用7nm製程節點的旗艦DDR4 PHY發單下線，核心顧客亦已將7nm DDR PHY整合於其企業級SoC中。

Cadence數位與簽核事業群暨系統與驗證事業群執行副總裁兼總經理Anirudh Devgan博士說：「TSMC的最新製程進展結合了Cadence強大的工具及IP，為我們的共同客戶提供最佳先進節點設計解決方案。此項認證及v1.0 製程成熟里程碑代表我們已經做好準備，能夠滿足7nm製程創新客戶的製造需求。」

台積公司設計基礎架構行銷事業部資深協理Suk Lee表示：「新版v1.0設計規則和PDK的推出代表著我們在7nm製造的設計上又達到了一個高峰。我們與Cadence密切合作，認證其工具並帶來7nm設計的IP創新，幫助我們的顧客在行動裝置及HPC設計上實現PPA目標。」

ARM系統與軟體事業群總經理Monika Biddulph表示：「ARM、Cadence和TSMC密切合作，幫助我們的共同客戶推動7nm設計流程。此一流程有助於促進高階行動裝置及高效能運算應用的平台發展。」

關鍵字：數位工具套裝 7nm製程高效能運算益華電腦(Cadence) 台積