中芯国际宣布推出支持层次化设计及多电压设计的增强型90奈米 RTL-to-GDSII参考设计流程，该设计可降低集成电路的设计和测试成本。

据了解，该流程受益于先进的逻辑综合、可测性设计（DFT）和可制造性设计（DFM）技术。其主要特性包括：Design Compiler Ultra产品的拓扑综合（topographical synthesis）技术、DFT MAX产品的扫描压缩技术以及IC Compiler布局与布线（place-and-route）产品的关键区域分析（Critical Area Analysis）技术。这些技术的融合有助于降低SoCs的设计和测试成本。

中芯国际设计服务资深院士Paul Ouyang在发给媒体的数据中表示：「最新的设计迭代过程建立在上述流程的低功耗、DFT和DFM特性的基础之上。新的流程可以减少综合迭代次数并降低测试成本，让客户大幅度降低成本和设计风险。」

增强型参考设计流程3.2版以中芯国际的90奈米制程和新思科技的Pilot设计环境为基础，目前已使用专为中芯国际90奈米制程开发的ARM低功耗设计套件在新思科技的Galaxy设计平台上进行了验证。该参考流程采用了Design Compiler Ultra的拓扑综合（topographical synthesis）技术，该技术在综合阶段就可以精确预测布局后的时序、功耗和面积，减少逻辑综合和布局之间的迭代设计时间。

用于低功耗设计的高级功能包括电平转换器（Level shifter）和隔离单元（Isolation Cell）的插入和布局优化、多电压区域的创建、多电源网络的自动综合以及理解多电压区域的时钟树综合。为减少静态漏电，该设计流程采用了电源闸控（Power Gating）技术，可关闭处于工作状态的芯片区域的电源。DFT MAX则用以生成扫描压缩电路，通过减少生产测试所需的数据量和时间来充分降低测试成本。该工具还减少了跨电压域的扫描链连接的数量，从而缩减了电位转换器（Level Shifter）或隔离单元（Isolation Cell）的数量来减少 DFT 对芯片面积的影响。

该参考流程还采用了IC Compiler中的关键区域分析（CAA）技术来确定随机颗粒缺陷对成品率的影响。通过采用CAA，设计人员可以识别出成品率损失较大的电路结构，并在生产前采取纠正措施。该流程中的其他DFM功能包括联机过孔的优化以及插入填充去耦单元（filler cell and filler cap）。