当芯片设计从45奈米进入28/22奈米阶段，无论是芯片设计前端或后端，降低功耗和噪声的重要性，更加被ASIC和EDA厂商所重视。以往芯片封装等级的电源整合设计还是不够，现在从系统级芯片设计一开始，就要提供降低噪声的解决方案，进一步全面关照电源、传输速度、电磁干扰以及散热等芯片设计内容。

Apache Design Solutions执行长Andrew Yang表示，低功耗设计直接攸关于半导体内晶体管的电流消耗（current drawn），电流消耗往往跟操作电流和待机电流有关。散热则与电流消耗和供应电压有直接相关。另一方面，无论是热还是电，也都是噪声干扰的主要来源，特别是如何降低电磁干扰EMI（Electromagnetic Interference），已成微芯片设计领域的关键课题。

创意电子（Global Unichip Corp.；GUC）市场处处长黄克勤也指出，在高速接口整合设计上，如何将讯号进一步整合、并且避免噪声干扰，ASIC厂商在提供相关IP服务时，需要累积大量的实务经验。Andrew Yang进一步指出，降低功耗以及降低噪声干扰，其实是半导体产业在处理芯片设计时，会遇到同一件问题的一体两面。

因为运作良好的芯片，一旦封装嵌入于PCB板上，就会随着I/O高速传输讯号以及电源供应，产生出更大的噪声耦合，进而反过头来影响芯片的处理效能。芯片电源成为噪声的来源，噪声则透过芯片间相互链接而不断蔓延，进一步深刻影响了车用、航空以及消费电子产品的可靠度。因此目前在半导体设计、特别是EDA软件设计工具的革新上，当一开始谈到电流供应或降低功耗，就必须一并试图解决噪声干扰的问题。

在这里有几个芯片设计技术的发展趋势必须注意到。首先，手持装置对于静态消耗功率和动态消耗功率的需求总和虽然起伏不大，但是手持装置的实际功耗却不断攀升，未来甚将达到7.5瓦以上。再者，芯片与芯片之间的I/O接口效能反应在DDR、DDR3到DDR5的处理效能，将从不到1GHz迅速攀升到超过3GHz、很快地将超过6.5GHz以上。

Open-Silicon总裁兼执行长Naveed Sherwani便指出，在这里，反向偏压（Back biasing）、晶体管改造（Transistor transformation）、功率恢复（Power recovery）、降低待机功耗和动态消耗功率的节能设计就很重要。漏电流对于65奈米和40奈米芯片制程来说是亟待克服的难题。而反向偏压设计可以有效降低漏电流，最高可达到降低45％的漏电流。

黄克勤进一步表示，在低功耗设计上，降低漏电流和降低动态消耗功率是ASIC厂商通常比较关注的两大焦点。前者可藉由状态保存电源闸控（power gating with state retention）的方式、以及关闭多余电源或是多重电压的设计；后者方法学上包含动态电压调整（voltage scaling）、频率闸控方式（clock gating）、多重电压设计（Multi Supply Voltage；MSV）、动态电压频率调整（DVFS）等方式。

另一方面，微处理器和绘图处理器内数十亿颗晶体管的设计复杂度，每两年几乎呈现2倍的趋势发展。为了因应如此高度复杂且微型化的设计架构，芯片封装便朝向3D IC架构演进，3D IC对于EDA设计的影响仍是未知数，不过可以确定的是，随着3D IC架构的演进，芯片与系统之间的设计界线将会越来越模糊，系统级芯片设计的重要性就会越来越被凸显出来。

芯片设计内容面临如此重大变迁的关键时刻，提供兼顾芯片封装电源整合设计以及系统级降低噪声的解决方案，就会是EDA设计厂商的竞争优势所在。Andrew Yang指出，这不仅要涵盖缓存器传输级RTL、模拟电源IP方法学、系统芯片设计以及主板封装等环节，更要因应环节之间的整合提供客制化设计方案，例如RTL整合SoC的超低功耗设计、模拟IP整合数字SoC的单芯片设计、SoC整合主板封装的效能提升等。在这里，EDA厂商除了降低功耗外，也要提供合适的电源供应设计内容，以及芯片制程后的校正服务。