据EE Times网站报导，成员包括多家半导体大厂的日本IC设计研究组织Starc（Semiconductor Technology Academic Research Center），于日前发布了第一版涵盖RTL到GDSII的芯片执行的IC设计方法，名为StarCAD-21。该方法可将系统单芯片（SoC）设计时程缩短至三分之一。

此一平台最初针对消费性电子产品的90奈米SoC设计，未来将拓展到65奈米设计。计划2006年3月发布的新版本将减少目前六分之一的RTL-to-GDSII设计时间。此方法将RTL-to-GDSII设计过程分成了三个阶段，即估计、精炼（refinement）和执行，并在每一个阶段末了定义清楚的评估标准，让设计师了解是否应该进入下一个步骤。

Starc表示，第一版设计方法可以将目前完成一片SoC所需的设计时间由72周减少到24周。StarCAD-21第一版将于最近提供给会员厂商富士、松下、NEC Electronics、Oki、Renesas、Rohm、三洋、夏普、SONY和东芝等。每一家厂商可以向其客户提供该设计平台。

Starc计划一年内发布第二版，精炼了讯号完整性和功耗性能；2006年3月则将发布具备更高设计效率和开放接口的第三版。