雖然近日由台積電董事長暨總裁魏哲家帶頭，在美國半導體產業協會（SIA）頒發「羅伯特‧諾伊斯獎」（Robert N. Noyce Award）典禮上疾呼先進製程產能「不夠、不夠、還是不夠」，但至少如今在ASICs封裝需求上，還有EMIB方案加入，不再只有CoWoS一家解方。

隨著雲端服務業者（CSP）加速自研ASIC，開始考量從TSMC主導的CoWoS方案，轉向Intel的EMIB技術。

根據TrendForce今（25）日公布最新研究，目前AI HPC（高效能運算）對異質整合的需求主要仰賴先進封裝達成，其中的關鍵技術即是TSMC的CoWoS解決方案。但隨著雲端服務業者（CSP）加速自研ASIC，為整合更多複雜功能的晶片，對於封裝面積的需求不斷擴大，已有CSP開始考量從TSMC的CoWoS方案，轉向Intel的EMIB技術。

TrendForce表示，有別於現行CoWoS方案將主運算邏輯晶片、記憶體、I/O等不同功能的晶片，以中介層（Interposer）方式連結，並固定在基板上，已發展出CoWoS-S、CoWoS-R與CoWoS-L等技術。

隨著NVIDIA Blackwell平台2025年進入規模量產，目前AI HPC市場需求旺盛，也導致CoWoS面臨產能短缺、光罩尺寸限制，以及價格高昂等問題。從而高度傾向內嵌矽中介層的CoWoS-L，NVIDIA下世代的Rubin亦將採用，並進一步推升光罩尺寸。

此外，依TrendForce觀察，目前除了CoWoS多數產能長期由NVIDIA GPU占據，其他客戶遭排擠；加上封裝尺寸、與地緣政治下的美國在地製造需求，也促使Google、Meta等北美CSP開始積極與Intel接洽EMIB解決方案。

相較於TSMC挾技術優勢，主導CoWoS先進封裝前期市場，Intel主推的EMIB則擁有面積、成本等多項優勢。首先是結構簡化，EMIB捨棄昂貴且大面積的中介層，直接將晶片使用內嵌在載板的矽橋（Bridge）方式互連，簡化整體結構，比起CoWoS良率更高。

其次是熱膨脹係數（Coefficient of Thermal Expansion, CTE）問題較小，由於EMIB只在晶片邊緣嵌矽橋，整體矽比例低。因此矽與基板的接觸區域少，導致熱膨脹係數不匹配的問題較小，較不容易產生封裝翹曲與可靠度挑戰。

加上EMIB在封裝尺寸也較具優勢，相較於CoWoS-S僅能達到3.3倍光罩尺寸、CoWoS-L目前發展至3.5倍，預計在2027年達9倍。EMIB-M已可提供6倍光罩尺寸，並預計2026~2027年可支援到8~12倍。價格部分，則因EMIB捨棄價格高昂的中介層，能為AI客戶提供更具成本優勢的解決方案。

然而，因EMIB技術也受限於矽橋面積與佈線密度，可提供的互連頻寬相對較低、訊號傳輸距離較長，並有延遲性略高的問題，所以目前僅ASIC客戶較積極在評估洽談導入。

TrendForce指出，隨著Google決議在2027年TPUv9導入EMIB試用，Meta亦積極評估規劃用於其MTIA產品，EMIB技術有望為IFS業務帶來重大進展。至於NVIDIA、AMD等對於頻寬、傳輸速度及低延遲需求較高的GPU供應商，仍將以CoWoS為主要封裝解決方案。