惠瑞捷公司 (Verigy)宣布推出全方位良率学习解决方案 (Yield Learning Solution)，该解决方案可在复杂系统单芯片晶粒 (SoC die) 上整合未切割芯片测试、实时撷取以及电性缺陷统计分析等功能。

惠瑞捷这套良率学习解决方案，结合了旗下V93000 SoC测试机台的预先分析模块与一套设计导向的分析及可视化工具组，协助制造业者在面对大量电性缺陷时，也能迅速将其分类成各种逻辑缺陷。此外，藉由电性测试与实体布线数据无缝隙的结合，这套解决方案可快速找出实体缺陷的根本成因，同时缩短可见与不可见良率损失机制所需的辨别时间，进而使量产时间缩短4周，良率标竿指数提高6%。

无论在设计或制造方面，奈米设备问题诊断所面临的挑战已日益加剧，因此IC设计业者、晶圆厂以及测试厂彼此间的紧密合作将更形重要。惠瑞捷良率学习解决方案可让测试工作有效导入IC设计与晶圆厂，为扫描链以及逻辑程序中固定型与难以侦测的时序缺陷提供逻辑图,不仅为实验室提供高准确性，更使得生产达到高产能，符合新产品上市与常态制造程序监控的关键因素。