聯華電子與益華電腦(Cadence)共同宣佈，針對以0.13微米及以下製程所設計的系統單晶片，合作推出數位設計參考流程。此設計參考流程所採用的IP元件庫與記憶體，係來自於提供矽驗證IP與ASIC設計服務的智原科技(Faraday Technology Corporation)。此RTL-to-GDSII設計參考流程運用聯華電子的尖端技術，將高速電晶體與低漏電電晶體整合在同一個晶片上，並適用於有線及無線通訊應用產品。以Cadence益華電腦Encounter數位IC設計平台為基礎，這項設計參考流程已經通過聯華電子0.13微米高速製程的驗證。

“聯華電子持續強化我們的系統單晶片晶圓專工解決方案組合，以幫助設計複雜系統單晶片的設計公司更快更成功推出其產品，”聯華電子設計支援部部長劉康懋表示；“透過與Cadence益華電腦的緊密合作，我們可以確保其數位IC解決方案可與我們製程充分配合。”

這項設計參考流程結合了Cadence益華電腦的尖端技術，包括Encounter RTL Complier，First Encounter GPS (Global Physical Synthesis)，NanoRoute，Fire & Ice QX，CeltIC-NDC，VoltageStorm和Assura物理驗證。並使用了“以連接導線為首要考量” (wires first)的方法以因應進行奈米設計時的關鍵難題，如時序收斂、訊號完整性與低功耗的要求。

“沒有任何一家公司可以單獨因應今日奈米設計上的挑戰與產業分工，” Cadence益華電腦產業行銷資深副總Jan Willis說，“並肩合作是促進客戶成功的最重要因素。此數位設計參考流程在我們與聯華電子持續不斷的合作上，是另一個里程碑，讓我們的客戶能順利達到上市時程的目標。”