德州儀器（TI）日前表示，該公司的ASIC團隊正利用半導體製程、嵌入式矽智財（IP）、封裝和設計工具來發展大型和複雜產品；以目前為客戶提供的特殊應用IC為例，新的元件時脈頻率為312MHz，內含2,000萬個邏輯閘和將近1,000條信號線。

TI表示，推動ASIC業務的主要目標是為客戶提供緊密支援，使他們有能力設計大型和複雜的元件；隨著製程技術和設計之間的關係日益重要，市場正從傳統ASIC業務轉型至複雜設計的協同發展服務，因此需要更密切的互動與合作。半導體技術正邁向先進製程，晶片銅導線也縮小至130奈米以下，ASIC客戶必須面對許多新挑戰，是利用舊技術實作設計未曾遇過的；例如元件封裝必須儘早列入考慮，因為它會影響I/O效能和信號完整性。TI最新設計就包含特殊覆晶（flip-chip）封裝，可使設計達到客戶要求的效能水準。時序收斂（timing closure）、設計方法和佈局也越來越受到製造程序的影響，OEM廠商發現把這些問題交給他們的ASIC供應商要比自己處理來得簡單。

TI採用階層式ASIC設計流程，可有效率將設計分割成多個部份，並分配給整個設計團隊，使他們同時在暫存器轉移層級和實體設計抽象層級進行設計。TI的階層式設計方法使用TI和EDA廠商提供的工具，將它們從設計分割和時序收斂開始，到信號完整性和測試資料，緊密整合成一套完整流程。TI新設計並提供晶片內建測試功能，包括驗證記憶體所須的記憶體內建自我測試，它還利用自動測試向量產生技術來實作完整掃瞄功能，以確保邏輯電路正常工作，新設計並提供JTAG來執行I/O測試。