All Programmable FPGA、SoC和3D IC的全球領導廠商美商賽靈思今日宣佈針對其業界首款SoC級設計套件Vivado Design Suite推出全新版本，以及兩項提升生產力的重大功能。Vivado 設計套件2013.1版本包含一個全新以IP為導向並可加快系統整合的設計環境，同時具備一套可加速C/C++系統級設計和高階合成(HLS)的完整函式庫。

加速建立IP和整合時間

為了加速All Programmable元件中高度整合和複雜的設計，賽靈思推出了Vivado IP整合器(IPI)的早期試用版。Vivado IPI可加速整合RTL、Xilinx IP、第三方IP和C/C++合成的IP，而且Vivado IPI以ARM AXI互連技術和專為IP封包設計的IP-XACT元數據等業界標準為基礎，可提供各種智慧型的自動建構校正(correct-by-construction)封裝設計流程，這些都已針對賽靈思All Programmable解決方案進行最佳化。以Vivado設計套件為設計基礎的IP整合器是一個可辨識元件和平台的互動式圖形設計環境，並適用於JavaScript，其中可支援能識別IP的自動AXI互連技術、點擊式IP子系統設計、即時DRC、介面設變傳遞，以及強效的除錯功能。當嵌入式設計團隊鎖定Zynq　7000 All Programmable SoC進行設計時，他們可以更快地識別、重用和同時整合軟硬式IP，以滿足雙核心ARM處理系統和高效能FPGA架構的需求。

Atomic Rules LLC技術長Shep Siegel表示：「在可重配置運算平台和應用的開發過程中，我們已藉由Vivado大幅提升了生產力。Vivado IPI和7系列元件的組合可讓我們加速開發進程。我們非激賞賽靈思在元件和設計流程各方面的創新，這些都可有效地協助客戶因應終端客戶的各種需求。」

加速系統級設計的函式庫

為了加速C/C++的系統級設計和高階合成(HLS)，賽靈思已將支援業界標準的浮點math.h運算作業和即時視訊處理功能納入Vivado HLS函式庫中。超過350家用戶和1,000名以上正在評估Vivado HLS的客戶，現在都可馬上擁有各種視訊處理功能，而這些功能都已整合到OpenCV設計環境中，並可在雙核心ARM處理系統上執行嵌入式視覺運算功能。這項解決方案可比目前透過硬體加速的C/C++演算法提升高達100倍的效能。相較於各種RTL 設計輸入流程，Vivado HLS可讓系統驗證和建置時間加速高達100倍。當決定選用Zynq-7000 All Programmable SoC進行設計時，設計團隊現在可以用更迅速的方法為雙核心ARM處理系統開發C/C++程式碼，同時透過高效能的FPGA架構為運算密集型的功能提供自動加速機制。