All Programmable FPGA、SoC和3D IC的全球领导厂商美商赛灵思今日宣布针对其业界首款SoC级设计套件Vivado Design Suite推出全新版本，以及两项提升生产力的重大功能。Vivado 设计套件2013.1版本包含一个全新以IP为导向并可加快系统整合的设计环境，同时具备一套可加速C/C++系统级设计和高阶合成(HLS)的完整函式库。

加速建立IP和整合时间

为了加速All Programmable组件中高度整合和复杂的设计，赛灵思推出了Vivado IP整合器(IPI)的早期试用版。Vivado IPI可加速整合RTL、Xilinx IP、第三方IP和C/C++合成的IP，而且Vivado IPI以ARM AXI互连技术和专为IP封包设计的IP-XACT元数据等业界标准为基础，可提供各种智能型的自动建构校正(correct-by-construction)封装设计流程，这些都已针对赛灵思All Programmable解决方案进行优化。以Vivado设计套件为设计基础的IP整合器是一个可辨识组件和平台的交互式图形设计环境，并适用于JavaScript，其中可支持能识别IP的自动AXI互连技术、点击式IP子系统设计、实时DRC、接口设变传递，以及强效的除错功能。当嵌入式设计团队锁定Zynq 7000 All Programmable SoC进行设计时，他们可以更快地识别、重用和同时整合软硬式IP，以满足双核心ARM处理系统和高效能FPGA架构的需求。

Atomic Rules LLC技术长Shep Siegel表示：「在可重配置运算平台和应用的开发过程中，我们已藉由Vivado大幅提升了生产力。Vivado IPI和7系列组件的组合可让我们加速开发进程。我们非激赏赛灵思在组件和设计流程各方面的创新，这些都可有效地协助客户因应终端客户的各种需求。」

加速系统级设计的函式库

为了加速C/C++的系统级设计和高阶合成(HLS)，赛灵思已将支持业界标准的浮点math.h运算作业和实时视讯处理功能纳入Vivado HLS函式库中。超过350家用户和1,000名以上正在评估Vivado HLS的客户，现在都可马上拥有各种视讯处理功能，而这些功能都已整合到OpenCV设计环境中，并可在双核心ARM处理系统上执行嵌入式视觉运算功能。这项解决方案可比目前透过硬件加速的C/C++算法提升高达100倍的效能。相较于各种RTL 设计输入流程，Vivado HLS可让系统验证和建置时间加速高达100倍。当决定选用Zynq-7000 All Programmable SoC进行设计时，设计团队现在可以用更迅速的方法为双核心ARM处理系统开发C/C++程序代码，同时透过高效能的FPGA架构为运算密集型的功能提供自动加速机制。