联华电子与益华计算机(Cadence)共同宣布，针对以0.13微米及以下制程所设计的系统单芯片，合作推出数字设计参考流程。此设计参考流程所采用的IP组件库与内存，系来自于提供硅验证IP与ASIC设计服务的智原科技(Faraday Technology Corporation)。此RTL-to-GDSII设计参考流程运用联华电子的尖端技术，将高速晶体管与低漏电晶体管整合在同一个芯片上，并适用于有线及无线通信应用产品。以Cadence益华计算机Encounter数字IC设计平台为基础，这项设计参考流程已经通过联华电子0.13微米高速制程的验证。

“联华电子持续强化我们的系统单芯片晶圆专工解决方案组合，以帮助设计复杂系统单芯片的设计公司更快更成功推出其产品，”联华电子设计支持部部长刘康懋表示；“透过与Cadence益华计算机的紧密合作，我们可以确保其数字IC解决方案可与我们制程充分配合。”

这项设计参考流程结合了Cadence益华计算机的尖端技术，包括Encounter RTL Complier，First Encounter GPS (Global Physical Synthesis)，NanoRoute，Fire & Ice QX，CeltIC-NDC，VoltageStorm和Assura物理验证。并使用了“以连接导线为首要考虑” (wires first)的方法以因应进行奈米设计时的关键难题，如时序收敛、讯号完整性与低功耗的要求。

“没有任何一家公司可以单独因应今日奈米设计上的挑战与产业分工，” Cadence益华计算机产业营销资深副总Jan Willis说，“并肩合作是促进客户成功的最重要因素。此数字设计参考流程在我们与联华电子持续不断的合作上，是另一个里程碑，让我们的客户能顺利达到上市时程的目标。”