由于本身设计的关系，类比数位转换系统容易产生杂讯，而这些杂讯主要来自三方面：

第一、二种杂讯的多寡主要取决于系统选用哪一种类比数位转换器。第三种杂讯主要是因为工程师设计电路（尤其是时脉脉冲传送线路）时考虑不周所导致。若时脉讯号出现干扰性的抖动，再加上时脉传送线路的设计和路径选择欠缺周全，时脉传送线路便会在进行类比数位转换的过程中，透过感应产生干扰性的杂讯。

理想的无抖动（Jitter-free）时脉脉冲

抖动是波形的周期性变化，若类比数位转换器的取样时脉出现抖动，杂讯便会增加。事实上，高频输入类比讯号转为数位讯号时，往往会出现抖动，而抖动是产生杂讯的主要原因。

产生杂讯的原因是因为类比数位转换器的时脉脉冲出现抖动，改变了讯号的取样时间，导致取样讯号的输出电位也随着改变。

例如，在波形每一周期的同一点进行取样时，若时脉脉冲出现抖动，这时所取样讯号的电位可能会在1.14～1.15V之间波动，亦即波幅达10mV。换言之，类比数位转换器的输出讯号会有10mV的杂讯。对于解析度只有6位元或8位元的转换器来说，问题可能不大，但对于解析度更高的转换器来说，问题可能相当严重。

时脉脉冲的抖动幅度不能超过某一极限，否则系统的讯号杂讯比（SNR）便会受到影响，而这个抖动幅度的最高极限取决于类比数位转换器的解析度以及输入讯号的频率。利用以下公式可以计算达到影响讯号杂讯比的最高抖动极限：

《公式一》

在上述公式中，n是类比数位转换器的解析度，fin是输入讯号的频率。大部分系统设计工程师都喜欢采用2的n次方（2n）作为倍数，但即使采用这个倍数也只可将杂讯局限在1最低有效位元（LSB）之内。采用2的n+1次方（2(n+1)）作为倍数可将杂讯局限在1/2最低有效位元，亦即实际上完全没有杂讯。有一点需要留意，上述公式没有将类比数位转换器的取样率以及输入讯号的振幅计算在内。

为了可以准确评估系统设计的优劣，必须输入稳定的讯号，换言之，输入讯号必须是单一频率讯号，而且尽可能达到上述公式所界定的无抖动标准。但这些讯号即使来自最好的讯号产生器，都会带有谐波及杂讯，其电位比类比数位转换器所产生的讯号还高。因此为了确保传送往类比数位转换器的讯号属于单一频率讯号，必须采用具有窄截止频衰减（narrow stop-band attenuation）功能的窄带通滤波器。无论如何衰减不得低于20 log 2 n,而n是类比数位转换器的解析度或位元数目。

《图一 频率脉冲的抖动幅度》

评估系统设计的优劣时，应注意其布局是否周密，以确保可将杂讯减至最少，对于解析度为8位元或以上的转换器来说，更应如此。

(图一a)显示不同输入频率及解析度只要不超过其抖动幅度的最高极限，便不会对系统的讯号杂讯比有任何不利的影响。上述测试采用三款不同的类比数位转换器，分别是8位元200Msps的转换器、10位元80Msps的转换器以及12位元66Msps的转换器。图一(b)与(a)基本上完全相同，唯一的分别是垂直座标的比例倍数已放大。

据图一(b)显示，若采用高解析度转换器并以极高输入频率进行作业，表面上好像无法完全消除杂讯透过感应而产生的抖动。但只要小心选择产生时脉脉冲的电路，采用较好的方法将时脉传送线路与类比数位转换器连接一起，以及妥善处理线路设计及布局问题，便可大幅提高资讯撷取系统的整体效能。

一般来说，时脉脉冲产生器不应采用RC计时电路及逻辑闸电路，最低限度对于高速类比数位转换器来说，这样的设计并不合适，因为这些计时电路会产生大量抖动。如果讯号转换系统的速度较慢，尤其是转换直流电讯号的系统，那么采用的逻辑闸切换率即使远远低于其最高极限仍可接受。

时脉脉冲产生器可以利用分频器组建，但这样的设计效果并不理想，因为分频器与简单的逻辑闸电路同样有抖动的问题，而且越多级的时脉脉冲产生器会产生越多抖动。锁相回路也会​​产生抖动，这个缺点早已广为人知，因此不是组建时脉脉冲产生电路的理想零组件。

《图二 将 ECL 电位输出转为TTL电位输出》

＜注：可以利用简单的逻辑闸电路或分频器产生高速时脉脉冲，但这样会同时产生大量抖动。内含低抖动石英晶体的现成振荡器是较理想的选择，更可为振荡器添加另一电路，将ECL电位输出转为TTL电位输出。 ＞

图二显示另一可提供低抖动时脉脉冲的电路。 Pletronics及其他振荡器制造商皆生产这类振荡器，条件是订购量必须够大。此外，这个设计也显示NTE Electronics以外的其他厂商所推出的NTE65代用品未必能为这个电路提供足够增益。

减少时脉杂讯

时脉脉冲产生电路容易产生抖动讯号，其中的原因很多，不周详的设计只是其中的一个原因，其他的因素如劣拙的线路布局、时脉传送线路的接地方式以及来自其他讯号源的电能潜入时脉传送线路等，都会为线路添加抖动可能性。只要将通往类比数位转换器的时脉线路（trace）缩至最短，便可减少潜在的时脉杂讯。时脉脉冲产生器最好设于类比数位转换器的旁边。若无法这样，一旦时脉传送线路的长度超过时脉上升时间除以6与电路板讯号传输率的乘积，时脉线路应视为传输线路。以采用FR4物料制造的电路板为例，典型的传输率约为每毫米（mm）6微微秒（picosecond），时脉线路应视为传输线（Transmission line），应设有恰当的终端电阻。

时脉线路有多种终端连接方式，其中以设于讯号源的串列式终端电阻最为简单，且应清楚知道时脉传送线路的阻抗，若时脉传送线路的阻抗为100Ω，而驱动阻抗为50Ω ，在这两个前提下，若想再添加另一与驱动器串联一起的50Ω电阻，以便将总阻抗提高至100Ω，那么终端电阻必须设于时脉传送线路上的某一特定位置，以确保终端电阻与驱动器之间的距离不超过上升时间除以6与电路板讯号传输率的乘积。

有时上述公式采用的倍数是3而非6。一般来说，3也可接受，但为了确保计算结果的准确度，采用6作为倍数较为妥当。

如果添加了终端电阻仍无法解决杂讯问题，则须采用交流电终端装置。交流电终端装置是连接时脉传送线路与接地的串列式RC电路，必须置于最靠近类比数位转换器的时脉接脚。交流电终端电阻的电阻值也就是时脉传送线路的阻抗。决定电容值时，必须确保电容值与时脉讯号上升时间的乘积大于线路来回延迟时间的两倍。

选择时脉讯号路径必须谨慎，例如尽量避开会受其他讯号影响的时脉传输路线，以免彼此之间产生不良的影响。

此外，时脉传送线路不应太过接近其他高速数位讯号源，因为这些讯号源将扩大时脉讯号的抖动幅度。时脉传送线路也不应设于类比讯号源的附近，以免类比电路透过感应产生杂讯。

由于设计上有这些限制，因此线路布局变得相当复杂，但最终目标是要将时脉传送线路的长度尽量缩短，以及确保这些时脉传送线路能够尽量远离低电位的类比电路以及高速数位电路。

时脉传送线路的两旁也建议加设保护线（guard trace）装置。这些保护线可做为时脉传送线路的同轴电缆，更有效地控制阻抗。虽然保护线不能保护接地免受杂讯干扰，但仍可将干扰接地的杂讯减至最低。系统只要设有时脉传送线路，在相关线路又要驱动并非很大的阻抗的情况下，系统必定会产生电流，而接地必定会有时脉杂讯。换言之，虽然无法可将电路板接地层的杂讯完全消除，但也应尽量将杂讯对接地的干扰减至最低。

以上的说明配合完善的时脉电路设计将可大幅改善资料撷取系统讯号杂讯比（SNR）。 （本文由NS美国国家半导体提供）