imec突破鐵電記憶體技術 滿足AI時代海量資料與高密度需求

本周2026年IEEE/JSAP超大規模積體電路（VLSI）技術與電路研討會上，比利時微電子研究中心（imec）發表了有關鐵電記憶體研究的兩大進展，鎖定鐵電電容器與鐵電場效電晶體（FET）這兩者作為實現低電壓運作和高密度記憶體整合的潛力方案。AI工作負載持續帶給記憶體系統前所未有的運作壓力，鐵電記憶體因此越來越受到重視，以提供更高容量、更高頻寬與更佳能源效率，並維持可延續發展的成本。DRAM與SRAM等傳統記憶體技術越來越難以擴展規模，鐵電記憶體方法因為可以結合低電壓運作，並提供邁向更高密度3D整合的技術途徑，漸漸成為具備潛力的技術方案。在此背景下，imec正在發表兩種互補的技術進展：低電壓鐵電電容器，可支援類似於DRAM的未來記憶體，以及垂直堆疊的鐵電場效電晶體（FeFET），用來發展新一代AI系統應用的緊湊型高密度記憶體結構。

結果顯示，鐵電電容器可以透過鐵電層微縮技術，實現低電壓（約1.3V）運作，同時維持高殘留極化量（>40μC/cm2）與耐久性（?1013重複讀寫次數），這些性能對於類似於DRAM的記憶體應用來說是關鍵規格。在另一項展示中，imec進一步採用垂直堆疊且基於氧化銦鎵鋅（IGZO）的鐵電場效電晶體（FeFET）來設計具備高密度的3D鐵電記憶體。該研究首次展示包含五條字元線的FeFET垂直堆疊記憶體單元功能元件，藉由堆疊元件來增加儲存密度。透過導入雙閘極配置，並搭配晶背閘極，imec提升了資料抹除效率，而這正是FeFET技術的主要挑戰。這項有關元件結構的創新技術突顯了氧化物半導體型的FeFET在未來高密度記憶體方面的應用潛力。

imec的跨領域研究方法透過共享材料、整合技術以及邁向可擴展3D鐵電記憶體的共同願景，促成了此次展示的元件概念。上述的兩項技術方法採用相似的鐵電材料堆疊，而從電容器界面工程和規模化技術獲得的研究洞見可以直接用來改良FeFET元件。同時，這些用於FeFET堆疊技術所展示的先進3D整合技術，也為部署高密度3D鐵電電容器陣列提供發展途徑。鐵電電容器與鐵電場效電晶體（FeFET）這兩種記憶體構件提供獨特的技術優勢，各自的開發洞見還能互為引導，共同實現進一步改良。
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