过去数年，数字电路的测试方法一直随着科技演进。其中，首次的最大改变是从芯片I/O的功能性测试（以逻辑仿真测试向量为基础）转变成以扫描（scan）为基础的测试方法。当测试的复杂度增加时，以功能性测试法来检测制程的缺陷（defect）将变得越来越困难（和昂贵）。功能性测试通常具有低的「黏着性测试（stuck-at test）」之覆盖范围，并需要大量的人力来开发。需要使用「可测试性设计（Design for Test；DFT）」的方法，才能解决功能性测试的限制问题，譬如：扫描测试和「自动测试样本产生器（Automatic Test Pattern Generator；ATPG）」──这是针对「黏着性故障（stuck-at fault）」模型。这是一个普遍被接受的观念：高的黏着性测试之覆盖范围是一种确保产品质量的最低要求。必须注意的是，不是所有的公司都同时从功能性测试转换成以扫描为基础的ATPG──有些公司具有额外的资源，能够负担追加的开销，仍继续使用功能性测试法来企求高质量的产品。

除了黏着性测试以外，IDDQ测试（测量一个处于静态状态下的装置之无负载电流量）已经成为一种能确保产品质量的有效方法。大于130 nm的制程，若使用黏着性和IDDQ测试法，通常就足以维持出货前的产品质量。这是因为过去的制程缺陷，在本质上，大都是属于静态的，而静态的缺陷比较容易以黏着性测试法来发现和解决。此外，它们的无负载泄漏电流是很小的，因此IDDQ可以有效地检测出许多非静态的缺陷。

然而，许多公司已经注意到，当尺寸达到130 nm时，上述情况就改变了。在这个尺寸（或更小）中，线路密度、讯号完整性、高频的需求都使芯片大小逼近于它的极限值。曾经是静态的缺陷，现在不再是静态的了；它们已经变成延迟缺陷。在许多案例中，有缺陷的节点虽然可以得到正确的逻辑准位，但是它们的功能性时钟速率会变慢。延迟缺陷的例子包括：电阻短路、电阻断路和讯号完整性问题。延迟缺陷是比较难被检测和诊断的，这暴露了传统测试方法的极限。在130 nm和以下的制程，IDDQ测试法将无法检测出细小的延迟缺陷，这是因为平均泄电流的增加使得测量的最小单位（resolution）无法再更小。黏着性测试和IDDQ测试仍然可以用来捕抓静态的和大量的延迟缺陷，但是，它们还需要能有效检测出延迟缺陷的测试方法来辅助。

因此，半导体业界必须拥有能有效检测出延迟缺陷的测试方法，这是下一世代的测试方法和标准。本文将此方法定义为奈米测试；并在下面的探讨中，就技术和成本的层面，来检视这个方法。

奈米测试方法

奈米测试方法的基本成份是加入以扫描为基础的延迟测试，它可以检测出延迟缺陷。延迟测试也称作AC测试、动态测试、或全速（at-speed）测试（以工作频率的速率测试）。有两种基本的延迟测试法：瞬变故障（transition fault）和路径延迟（path delay）。瞬变故障法是黏着性故障法的延伸，它会检查位于每一个逻辑闸的输入端和输出端上的「慢上升（slow-to-rise）」和「慢下降（slow-to-fall）」延迟。瞬变故障测试是检测制程缺陷的主要测试方法，这些缺陷会使电路的传输速度变得非常慢──或者在某些情况下，变得非常快──因此，要缩短路径就成为问题了。路径延迟通常是用来描述一个设计的速率特性，这是在工作频率下，或在速度分级（speed-binning）的多重频率下，测试所选择的重要路径。

瞬变故障测试比路径延迟测试更常被用来检测制程缺陷的主要原因是：检测一个设计中的所有可能路径是不切实际的。瞬变故障模型可以保证每一个逻辑闸的输入端和输出端都有被检测过，它会检查讯号波形在上升与下降时的瞬间转换。这个方法可能无法定出它所能检测到的最小延迟缺陷是多少，但是它提供了一种系统方法，保证能使结构化测试全部完成。（以下若提到延迟测试，这都是指瞬变故障延迟测试，除非另有说明。）

延迟测试通常比黏着性故障测试复杂，因为它需要在目标节点（target node）上建立一个初始值、在那个节点上强制产生瞬间转换，然后观察此转换是否真的有发生。因为每一次测试必须满足更多的要求，一般而言，延迟测试会比黏着性测试包括更多的测试样本（test pattern）。若要进行更多的测试，就需要更多的时间来使用测试器（tester），和更多的缓冲存储器空间来储存更大的测试样本。与简单的静态测试相比，这表示如果添加（或转换成）延迟测试，将会增加制造成本。这会增加测试时间和数据量，因此必须将测试数据压缩，以降低测试成本。如果测试成本无法降低，则延迟测试的成本将会超越因改善产品质量所获得的利润。

奈米制程也促进了对自动诊断的需求，以迅速提高良率（time to yield）。例如：若缺陷密度保持不变，当芯片体积缩小时，良率会下降、成本会增加。为了保持稳定，必须降低缺陷密度。所以，必须改善失效分析（failure analysis）。此外，也要改善诊断的方式，不只是要找出比较难查的延迟缺陷，而是所有的缺陷，包含静态的和动态的，在较新的制程技术中，这些缺陷会表现出更加复杂的行为。传统的黏着性故障诊断对于尺寸较大的制程技术是有效的，但是，对于小尺寸的制程技术则是无效的。

延迟缺陷的行为

以下举例说明延迟测试的必要性：Intel的工程师分析了一个输出节点的行为，此节点在一个逻辑电路中，此电路和一个电桥（resistive bridge）连接，此电桥具有不同的电阻值。此节点的输出电压如(图一)所示，有三种不同的行为会发生，它们是电桥电阻的函数。请注意，在高电阻值时，电路是无故障的（fault free）；在低电阻值时，电路会有一个真正的（静态的）逻辑失效。重要的是，会造成一个延迟缺陷（见附图一的实心线）的电桥电阻。

《图一 电桥的响应和可测性》

检测延迟缺陷：对时序的冲击

图一也呈现出能检测延迟缺陷的不同测试方法。传统的黏着性静态测试配备完整，可以用来处理无故障或有逻辑失效的电路。一个传统的黏着性测试应该能检测出一个逻辑失效，但是它可能无法发现时序失效，除非额外的延迟时间是很长的（一个重大的延迟缺陷──在此情况下，延迟时间大约会大于18ns）。为了能检测出在本质上不是很重大的时序失效，必须使用延迟测试。

不过不是所有的延迟测试都具有相同的效率，有些延迟测试法会自定额定延迟。这些测试法能检测出部份的延迟缺陷，但是因为它们没有精确的路径时序，所以它们可能会遗漏掉许多较小的延迟缺陷。因此必须确保延迟测试是有效的──真的有依照它的覆盖范围量测报告进行完整的测试。将延迟测试方法定义为「真正的时间（True-Time）延迟测试」，它在特定的瞬变故障测试之覆盖范围内，努力地追求最大的测试成效。

真正的时间延迟测试需要知道布线后的时序

使用延迟测试成功的三个重要因素是：高的瞬变故障之覆盖范围、精简的测试样本、和布线后的时序（post-wiring timing）。瞬变故障测试的覆盖范围是和黏着性测试的覆盖范围不同的。黏着性测试的效率可以轻易地达到99.5%；而且如果还配合使用良好的「为测试而设计」的技术，其效率还可以更高。因为瞬变故障比静态故障（如前面所介绍的）还要难检测，所以延迟测试需要额外的调整参数值；与静态故障ATPG相比，延迟测试的样本数目（pattern count）增加很多。

为了使延迟测试的覆盖范围能够变大，用户必须存取和控制系统频率。这个要求使得覆盖范围与设计的内容非常相关（design dependent），通常覆盖值是位于60%到90%的范围。为了达到高的瞬变故障测试之覆盖范围，ATPG必须支持数种技术，这包含：「宽面启动（broadside launch）」、「上次偏移启动（launch on last shift）」、「多周期路径（multicycle path）」、「多个频率域（multiple clock domain）」等等。

瞬变故障的样本数目可能是黏着性测试的二至五倍。精简能力和ATPG算法息息相关，而且不同供货商所提供的精简能力也不一样。另一个需要考虑的因素是，瞬变测试处理黏着性故障之成效如何？瞬变测试的黏着性覆盖范围会影响到全部的（黏着性＋延迟）测试数据量，如果高的黏着性覆盖范围需要将额外的静态测试加入延迟测试中，这将使静态故障的覆盖范围达到最大值。

高的瞬变故障覆盖范围不足以确保产品的质量。以时序来了解测试的成效是很重要的。也就是说，测试必须在最严厉的可能时间点内，检查讯号是否存在。

一个延迟测试方法可以使用一个与时序无关的模型，或一个时序导向的（timing-oriented）模型。在一个与时序无关的模型中，ATPG所产生的逻辑闸转换或路径转换，并不需要知道实际电路的延迟时间。当测试向量被输入至测试器时，瞬变启动和「采集限制（capture constraint）」必须小心运用。频率时间可以不断缩小，直到找到一个良好的「额定的」部份时序，然后稍微放宽，以进行边际测试；不过，这是一种手动的操作过程，完全依赖测试工程师的经验和知识。他们依靠某种经验知道，从部份样本中，经常可以得到时序，实际上，这就是在执行额定的时序。这也清楚表示，此种在时序上运行的测试方法，如果有使用多周期或非功能性路径，则它的处理速率会比功能性路径的速率慢很多。另一个替代方案是，本文所定义的「真正的时间延迟测试」，它是由IBM公司开发出来的，使用了逼真的时序和延迟模型，这些模型是利用合成或时序分析工具推论得到的。这些工具接受的输入项目有：

然后，它们可以产生一个逻辑闸层级的延迟估算，这通常是供给逻辑闸层级的延迟仿真使用，它的格式称为「标准延迟格式（Standard Delay Format；SDF）」。使用一个SDF之后，能够让延迟的ATPG选择最佳的路径，来传送一个瞬变情况，并且也能自动调整启动和采集的限制条件。

当ATPG工具从电路中存取了精准的时序后，它可以产生延迟测试，以测试接脚时序（pin timing），且能够让最长的路径完成（complete）。另一方面，此工具能够以用户建议的时序（譬如：功能性时序）运行，它并且知道，当使用那些时序后，某些路径将无法完成。然后，此工具会知道，从那些路径中，会存在一个X值；或者，它会避免在那些路径上发生瞬间转换。由于许多种设计都有使用DFT技术----它能让多个内部频率域被极少数的芯片外部（测试）频率接脚驱动，因此，单一频率通常要提供许多种时域，这些时域具有不同的时序要求。如果没有任何时序数据，测试就必须被计时，这样才能让最慢的时域完成。如果有时序数据，最快的时域可以使用它们的时序来测试；同时，最慢的时域可以使用比较宽松的时序来测试，这使得每一种时域可以共享一个相同的测试频率，而且都能以最佳的时序来测试。

数据压缩

如之前所说的，延迟测试的样本数目可能是黏着性测试的二至五倍。当样本数目增加时，为了保存全部的测试集合（test set），测试器会用掉更多的缓冲存储器空间。而且，在制造时，要花费更长的时间来执行此测试集合。于是就以下列几种方式，增加了测试成本：

为了解决数据量和测试时间的问题，测试工程师和测试架构师已经开发出一些技术，运用芯片内和测试器内的硬件，来压缩「测试激源（test stimulus）」和响应模式（response pattern），并将它们应用到待测芯片上。

原本为了开发「逻辑内建自我测试（Logic Built-In-Self-Test；LBIST）」的技术，后来用在建立「测试压缩（test compression）」上。LBIST的假随机模式是使用一个线性的回馈位移缓存器（Linear Feedback Shift Register；LFSR）产生的，并且同步地应用到待测电路上。待测电路的结果值被另一个LFSR采集，它称作「多输入特性记号缓存器（Multiple Input Signature Register；MISR）」，在此缓存器中，测试响应被压缩成一个「特性记号（signature）」。这个特性记号可以用来判定制造品是处于好的或坏的状态。一般而言，LBIST测试的覆盖范围没有像决定论式的（deterministic）ATPG测试之覆盖范围一样高，即使LBIST使用了大量的测试点（test point）。

这是因为某些电路的随机电阻造成的，必须使用整洁的（clean-up）ATPG样本来桥接（bridge）剩余的覆盖间隙，因此推翻了原先在芯片内生成样本的准则。一个以BIST建立的测试数据压缩方法是「产品内的（on-product）MISR（OPMISR）」，藉此，标准的ATPG技术可以用来产生测试。测试激源被储存在ATE中，但测试结果是被一个芯片内的MISR采集。这种方法具有决定论式测试生成的优点，而且，测试样本的储存需求低。将测试激源压缩后，还可以得到更多的压缩数据，如「产品内的MISR+（OPMISR+）」所展现的功能。在这种情况下，扫描扇出（fan out）被用在电路的输入端，与原先的测试结果相比，可以降低200倍的测试数据量，和减少130倍的测试时间。

通常ATPG会舍去「压缩数据的特性记号」──包含未知值，这是因为一个X值无法被测试器测量。对一个待测的零组件而言，是有可能包含了许多个未知来源，使得必需的测试覆盖范围无法达到，这是因为样本的高散落率（fallout rate）造成的。为了解决这个问题，具有特殊用途的信道屏蔽逻辑（channel masking logic）可以加到压缩数据的结构中，藉由序列（sequence）控制，以已知值取代未知值，避免采集到未知值。

在选择压缩的解决方案时，下列的要求项目是很重要的：

诊断失效

建立一个延迟测试能力，以确保产品质量，并使用数据压缩方案来降低测试成本，是奈米测试方法的重要成份。然而，除非用户能够准时出货，并能获得合理的利润，否则总体而言，这个问题是没有被解决的。所以，诊断技术就变成奈米测试的重要成份之一，它能自动地和迅速地完成缺陷的识别工作。诊断工具可以在两个主要模式中使用：

耗费时间去研究芯片失效的原因，会冲击及时上市和及时获利的目标。在极端的情况下，一个产品可能永远都无法上市；或永远都无法获取足够的良率，以产生利润。产业界迫切需要改善诊断和失效分析的循环流程。花费数周才能找出测试器失效的根本原因，是不寻常的。这不是一种能够一直维持的情况。分析失效的根本原因所需要的时间，必须从数周降至数日。但是，这是行不通的，除非有精确的、自动化的方法，能够从测试器失效移动至芯片的实体位置，这个位置是缺陷的实际（或可能）所在。当我们转换至奈米制程，许多重要缺陷的行为将和黏着性故障的行为不同。如果现在用户寻找缺陷有困难，未来将会更加困难。

在选择诊断的解决方案时，精确的诊断预报（callout）、自动执行、高的预报率、高的预报准确度和分辨率（resolution），都必须被考虑。此外，分辨率必须能支持大范围的缺陷仿真作业，这样才能够诊断延迟缺陷、桥接（bridge）、和其它复杂的失效机制。能够产生诊断用的测试样本也是很重要的，它可以协助我们诊断出制程用的测试样本所无法解决的问题。这对未来的极高密度的设计尤其重要，因为越来越多的失效甚至会造成扫描链（scan chain）失效。一个有效的诊断工具必须具有合理的失效诊断能力，甚至当扫描链断裂时，此能力仍能维持----这包括能够产生额外的测试，以协助找出扫描链断裂的地方。

商业动机

奈米制程的测试问题被定义了，且提出了解决此种挑战的三个步骤方法之后，现在要转移注意力去了解奈米测试对商业营运的影响。

成功地解决了三个主要的奈米测试技术之挑战，能对营运绩效带来直接的影响。这些挑战是：延迟测试法可以改善出货前的（outgoing）产品质量；压缩可以降低测试成本；诊断可以迅速改善良率。我们使用工业界能够接受的良率方程序、检测层级、良率知识，来仿真这些挑战对商业营运的影响。其结果说明了奈米测试的动态变化情形，但无法对任何特定的设计做出实际的成本预测。

测试数据量和测试成本

(图二)表示当延迟测试加入后，测试数据量和测试时间的变化。第一种行为想要表达的是，如何使20％的缺陷表现的像延迟缺陷一样。解决方法是加入延迟测试。请注意，当加入延迟测试时，测试数据量和测试成本会大幅增加。为了舒缓这种效应而将测试数据压缩。在此范例中使用只在输出端压缩（OPMISR）和在输入端/输出端压缩（OPMISR+）的模型。值得注意的是，压缩是非常有效的。藉由OPMISR，可以将测试成本降到和黏着性测试一样的价位；而OPMISR+更可以将成本大幅地降低。

《图二 延迟测试和压缩加入后的测试数据量》

缺陷等级的下降

添加延迟测试的目的是为了改善产品质量。可以将它仿真成可以降低质量成本的模型；质量成本被定义为：每一个逃逸的缺陷会使得组件成本倍增。一旦用户采用了延迟测试，能够逃离测试的延迟缺陷数量将会减少，结果能使质量成本降低。附图三是加入延迟测试后，「缺陷等级（defect level）」下降的情形。缺陷等级的测量单位是「每百万个中有多少个缺陷（defects per million；dpm）」，它是用来计算逃离测试的缺陷数量，这些缺陷将会在供应链的后续步骤中被发现。因为黏着性测试无法检测延迟缺陷，所以它的dpm值会很高。加入延迟测试后，产品出货前的缺陷等级可以降低。就商业绩效而言，质量成本可以从延迟缺陷中扣除。

《图三 仿真结果──加入延迟测试后，缺陷等级会下降。》

加速型的诊断可以提高良率

为了了解诊断对良率管理的帮助，可采用一个指数型的（exponential）良率学习行为。这和其它提升质量的经验是一致的。此模型有一个良率改善系数和比率。在过去的案例里，良率学习率是被典型的失效分析循环流程（要耗费数周的时间）限制着。目前的技术已经可对自动的和精确的诊断作业施予加速的学习率，并开发出诊断算法，比传统的因果分析法更加精确和有效，可将良率学习率合理地提高三倍。(图四)表示52周的生产结果。请注意，具备自动诊断功能的良率曲线会有一个急剧上升的变化，并能获得较高的平均良率（实心线）。

《图四 仿真结果──良率曲线》

净节约的预估

有可能从采用的奈米测试方法中，预估「净节约金额（net saving）」。(表二)表示成本节约的情形，是以每个组件的成本（cost-per-device）为计量单位。首先要建立一个基准，然后从此基准来估算每个组件的成本。表二中的良率字段是表示额定良率，它是从额定的缺陷密度预测出来的平均良率。额定良率（nominal yield） 决定每晶圆的晶粒良率；并根据晶圆的测试成本，来决定组件的成本。在此范例中，额定良率是72.3％，而额定的每个组件的成本是$17.58。

初始良率（initial yield）是开始制造时的良率，这是在进行任何良率学习行为之前的状态；有时，初始良率会比额定良率低。在此范例中，初始良率是比较小的，而且在良率没有任何改善之下，将会使每个组件的成本达到$18.98。「基本改善的良率（base improved yield）」是使用标准的良率学习方法，得到的平均良率。我们使用「基本改善的良率」为基准，来估算节约的成本。在这个案例中，采用标准的良率学习法后，可以得到72.4％的平均良率，而每个组件的平均成本是17.56％。

当基准建立后，就能从奈米测试方法中建立能预估节约成效的模型。延迟测试的加入能够使净节约金额占质量成本的1.31％。请注意，由于测试数据量的增加而造成测试成本的增加，这个增量是等于此净节约的金额。

然后将测试数据压缩。延迟测试和将测试数据压缩，可以将净节约金额增加到5.54％。这是因为质量成本和测试成本现在都被节约了。最后，加入自动的和精确的诊断效应，以及加速型的良率学习曲线。由于有比较快速的良率学习效果，平均良率可以增加到75.7％。这使得净节约总额，以每个组件的平均成本计算，可达9.89％。

结语

如本文所介绍的，奈米测试方法是延迟测试、测试数据的压缩、自动的精确诊断之组合。使用奈米科技设计芯片的公司，正面临着许多种测试挑战。奈米测试方法能够协助这类公司克服这些挑战，而且具有良好的经济效益──在质量成本、测试成本、及时上市、良率管理上能够获得优异的成效。

延 伸 阅 读	为成功测试及验证系统单芯片（SoC）设计软硬件内容，须采用硬件的周期精确（cycle-accurate）验证模型做为基准。相关介绍请见「SoC测试需要周期精确模型」一文。 随着IC产业朝向0.13微米以下线宽与千万闸级以上的SoC趋势发展，EDA工具的配合对于IC设计业者来说重要性日益显著；本文将位读者剖析目前IC设计工具的技术趋势与挑战。你可在「IC设计工具技术趋势与探索」一文中得到进一步的介绍。 借助于EDA技术，可以实现可测试性设计自动化，提高电路开发工作效率，并获得高质量的测试向量，从而提高测试质量、低测试成本。在「可测试性设计与EDA技术」一文为你做了相关的评析。