眾所週知，時脈產生器晶片為各種數位電子裝置提供運作所需的「心跳」訊號；以個人電腦為例，每套系統都會使用一或兩套時脈產生器提供十多組參考訊號，用來控制與調節處理速度、記憶體存取、串流媒體、網路傳輸，以及無線通訊等作業。時脈產生器的應用現已超脫電腦的範疇，為絕大多數的電子設備提供參考時脈計時，包括由局端的電信交換器，一直涵蓋到住家的電視遊樂器與數位相機。

鎖相迴路

時脈產生器的基礎就是鎖相迴路（PLL）技術。在PLL核心中有一套相位－時脈偵測器。PLL有兩組輸入：參考輸入及反饋輸入（feedback input），如(圖一)。相位－時脈偵測器能辨識參考輸入與反饋輸入之間的相位與時脈差異，並利用電壓－控制器振盪器（VCO）提供補償，讓系統達到穩定狀態：〈公式:Fout = P/Q ×Fin〉

透過選擇合適的P與Q除數，PLL可根據輸入源產生大量的輸出時脈。選擇不同的二次除數（R1, R2, ...），PLL可產生許多相關的輸出時脈。例如，若Fin 為10 MHz，P 為20 ，Q 為 3，時脈產生器就能從10 MHz的輸入訊號產生66.67MHz、33.33 MHz、以及22.2 MHz的時脈訊號。

《圖一　鎖相迴路（PLL）圖解　》

以PLL取代晶體振盪器，最主要考量因素就是成本。PLL能在高頻率下產生極高功率的訊號，如果改用晶體振盪器來產生同樣品質的訊號，其成本將會十分驚人。更重要的是，PLL能在預先設定的相位關係下產生參考時脈訊號。透過這種模式，時脈產生器可刻意改變記憶體元件的參考時脈再供處理器使用，將處理器在存取記憶體時的運算延遲降至最低程度。

可設定的時脈產生器

PLL的另一項優勢價值就是可透過變更暫存器的數值來設定輸出時脈。舉例來說，PLL能以相同的輸出為PCI匯流排提供33 MHz或66 MHz的參考訊號，這種彈性設定可以說非常有用。

時脈產生器的其它方面亦可進行設定。有時業者甚至可以設定輸出訊號的標準，讓同一套PC時脈產生器能同時支援二個需要不同輸入訊號規格的英特爾與AMD處理器。其它的時脈產生器，例如像RoboClock，則讓使用者能調整輸出訊號間的相位關係。

時脈產生器的設定是透過軟體介面來進行控制，讓元件經由在線（in-system）模式或透過像是EEPROM的晶片內（on-chip）可編程式非揮發記憶體元件，來變更元件的參數。由於非揮發可編程時脈元件在電源關閉後不需要透過處理器即可啟動，故可排除系統啟動方面的技術問題。

抑制EMI電磁干擾

時脈產生器能運用各種展頻技術（spectrum technology）降低電子系統的尖峰電磁干擾（EMI）。由於任何電子系統所幅射出的電磁能源都會干擾電臺與電視廣播、行動電話，以及各種精密儀器，因此，各國都設有嚴格的標準，規範系統在各頻率下的尖峰幅射上限。

展頻時脈產生器所運用的原理，是電子系統不需要維持絕對固定的頻率，而能以緩慢的速度調節其輸出頻率。例如，個人電腦內1GHz處理器在995 MHz到1 GHz的時脈範圍內上下波動時，使用者也不會察覺到有任何差異。由於系統運作是在某個範圍內，而非僅在單一頻率的時脈下，故所發射出的能源也會散佈在一個較寬的頻率範圍。若系統在1 GHz的時脈頻率運作時，在任何單一頻率下的尖峰幅射量就會大幅降低。

時脈產生器的應用與考量因素

時脈產生器在PC上的功用在於提供參考頻率並抑制電磁干擾。此外，大多數的時脈產生器也提供一定程度的設定彈性。而除了PC之外，時脈產生器亦支援其它範圍的廣大應用。

比如嵌入式運算裝置就必須採用時脈產生器。嵌入式運算裝置意指運算功能較PC少的各種電子系統，但內部仍有一套運算程式負責控制這些功能。嵌入式運算裝置包括印表機、家庭遊樂器、纜線與DSL數據機、視訊轉換器，以及汽車導航裝置。一如PC設計，在開發嵌入式運算裝置時，成本同樣是一項重要的考量因素。而設計業者可發掘卓越的展頻時脈產生器不但能降低14至20 dB的尖峰EMI，節省許多屏蔽零組件外，並能將系統縮減為四層電路板的設計。

時脈產生器亦應用在許多掌上型裝置，例如像數位相機。數位相機需要一套極精準的參考訊號作為感測器的樣本時脈。設計業者必須確保所使用的時脈產生器能提供零ppm錯誤率、降低長時間訊號抖動，以及提供較低的旁帶雜訊（sideband noise）。除了效能的考量因素外，掌上型裝置的時脈元件亦需具備低耗電的特性。設計業者還必須選擇具備低待機電流與低電壓波動輸出等特性的時脈產生器。

在伺服器與資料通訊設備方面，時脈產生器則負責產生多組的參考時脈頻率。在系統檢驗方面，設備通常加入一定的時脈緩衝幅度，刻意讓系統在高出正常頻率的環境下運作，以找出在系統時脈緩衝幅度中的系統弱點。透過這種模式，處理器在緩慢提升輸入時脈下，可持續更新時脈產生器的暫存器數值。時脈產生器中的PLL必須擁有充裕的低迴路頻寬，以避免輸出端產生忽然的頻率變化。這種技術亦被應用在許多PC時脈元件上，讓終端使用者能對處理器進行「超頻」。

由於這些大型的複雜系統中，許多元件在相同的時脈下運作，因此同步的切換雜訊常影響電源的純淨度、造成時脈效能不彰。時脈產生器容易受到電源供應器雜訊的干擾，以致產生訊號抖動。但若電源供應器串連至類比核心，並加上過濾器以提供保護時，時脈產生器的運作就較順利。許多時脈元件廠商在設計時考量雜訊因素，並為設計業者提供有力的協助以降低訊號抖動程度，並改進系統時脈的波動幅度。

技術趨勢

由於時脈產生器通常與處理器、ASIC及記憶體相互串連，因此亦會受相同的技術趨勢所影響。隨著這些元件朝向更小的規格發展，它們亦需要較低的輸入與核心供電電壓。時脈產生器朝向愈來愈低的輸出電壓發展，以支援1.8V LVCMOS、LVDS或是HSTL技術；然而大多數的時脈產生器目前仍是使用2.5伏特或更高的核心電壓。

隨著業界朝向低輸出電壓發展，時脈產器亦轉移至差動訊號技術領域。差動訊號較之單端式訊號而言，更不易受供電電源（通用模式）雜訊所影響，因此能提供較優越的抗抖動雜訊能力。此外，更有別於單端訊號技術，差動訊號的接收器並不需等待輸入端達到指定的門檻才能偵測出邏輯變化，所以差動訊號適合用於支援各種高速系統。

然而，在設計上使用差動訊號技術時，須面臨更嚴苛的電路配置條件。差動訊號必須由一對等長電路負責傳輸。阻抗的不匹配或終端器配置不良都會造成異常的訊號反射，而這種反射訊號會取代單端訊號，進而讓差動訊號的交叉點產生偏移。

市面上已出現許多低廉的矽鍺（SiGe）製程方案，使時脈產生器能在1 GHz以上的時脈速率下運作，並提供更高的效能。這樣的技術將有助於業者持續擴展出許多新應用，例如像Gigabit乙太網路、光纖通道、Infiniband，以及各種新世代的時脈晶片等。

（本文作者為Cypress時脈技術部門經理）