採用傳統電漿灰化方式的光阻去除製程會導致低介電常數（low-k）材料特性的嚴重劣化，這包括介電常數的增加和微距（critical dimension）的改變。使用hexamethydisilazane（HMDS）之類silyating藥劑的復原製程已被用來復原部份灰化薄膜的介電性質，然而這些製程並不能將介電常數復原至剛沉積完成時的低介電常數薄膜，這使得無損害性的光阻去除成為低介電常數材料整合的重大挑戰。本文所探討的晶圓表面處理技術，將介紹如何在批次型噴霧清洗設備的協助下，利用飽和臭氧含量的去離子水（DIO3）來處理化學氣相沉積的有機矽玻璃（OSG）低介電常數薄膜，並且分析所得到的光阻去除結果；這項製程不會導致低介電常數性質或微距的改變，此外也證明利用腐蝕抑制劑，就能降低臭氧製程對銅腐蝕效應。

新一代非損害性清洗製程技術簡介

要將多孔性材料整合至65奈米以下的先進製程，就必須發展非損害性蝕刻、灰化和清洗製程，採用氧化或還原化學的傳統電漿灰化製程會攻擊碳矽鍵（Si-C bond）和增加薄膜密度，進而對低介電常數材料造成重大損害。許多低介電常數復原製程會使用液相、氣相或在超臨界二氧化碳中做為hexamethyldisilazane（HMDS）的助溶劑，它們已證明可用來處理旋塗式多孔性methylsilsesquioxane（MSQ）薄膜[1]~[3]，這些製程能將介電常數部份復原，使其與剛沉積的材料相差不到10％，但國際半導體技術藍圖 （International Technology Roadmap for Semiconductors；ITRS）的2003年發展藍圖卻要求從90奈米製程開始，光阻去除和清洗製程所導致的介電常數改變幅度不能超過2.5％[4]。除此之外，雖然ITRS 2003年發展藍圖承認目前的清洗製程會對低介電常數薄膜造成損害，但該藍圖也指出非損害性清洗製程的發展對於未來製程技術的實現極為重要。

本文們將介紹HMDS復原製程對於極低介電常數（ULK）化學氣相沉積OSG材料的處理效果。根據實驗結果，此製程的復原能力會隨著材料孔隙率的增加而改進（例如k＝2.2的薄膜），但事實上在k＝2.5的薄膜上並未看到任何改進。以下接著分析利用濕式化學品製程取代損害性電漿灰化製程的效果。

在此將介紹一種「全濕式」光阻去除製程，它採用飽和臭氧含量的去離子水，並由批次型噴霧清洗設備來進行噴灑。臭氧製程的化學品成本和有害廢料產生量都遠低於其他商業配方，而且對於剛完成沉積的薄膜，它也不會造成介電常數的任何改變。除此之外，從元件測試結果的電氣特性參數可以看出，利用濕式光阻去除製程所處理的薄膜，其漏電流遠小於電漿灰化製程所處理的薄膜。最後將說明如何在臭氧製程中添加化學抑制劑，以便降低光阻去除過程的銅腐蝕現象。

噴霧式清洗設備實驗

(圖一)為本實驗所使用的噴霧式清洗設備的概要圖（ZETA，FSI International），此一噴霧批次製程系統利用離心力來加強微粒去除和乾燥效果。這套清洗設備可透過中央或兩旁的噴嘴頭來噴灑全新供應或再循環的製程化學品，這些化學藥劑的儲存和噴灑都是在氮氣環境進行，使其化學性質衰退程度減至最小，而有效運作時間則延至最長。晶圓可以順時針或反時針方向旋轉，以得到最均勻的處理效果；除此之外，這套設備會同時以化學製劑加熱器和製程反應容器（process bowl）監測化學製劑溫度，以精確控制晶圓表面的化學製劑溫度。

臭氧製程會加壓讓臭氧在去離子水中溶解，使其於室溫下能達到120 ppm的濃度。這套清洗設備會透過中央噴嘴的底部將DIO3噴灑至旋轉盤，然後將含有腐蝕抑制劑的高溫去離子水混合溶液直接噴灑至晶圓表面，如圖一(b)，超飽和DIO3所排放的氣體和臭氧會留在密閉的製程反應室內[5]，使晶圓溫度保持在70℃左右，每批8吋晶圓（100片）所需的臭氧噴灑時間還不到30分鐘。

《圖一　噴霧式清洗設備概要圖》

＜圖註:此處顯示兩個概要圖：(a)批次型噴霧清洗設備的主要系統組件，其中有製程反應容器（process bowl）、噴嘴頭以及再循環槽；(b)臭氧噴灑機制，它會將臭氧含量飽和的去離子水噴灑至旋轉盤，同時將去離子水混合溶液直接噴灑至晶圓表面，並藉此將晶圓加熱。＞

首先使用矽基材沉積的毯覆式低介電常數薄膜，以它來代表低介電常數薄膜受到製程損害的情形。薄膜則是在電容放電裝置中利用電漿輔助的氧氣和有機矽烷混合氣體來進行處理，使其得到大約6300A的厚度，接著利用電漿回火製程（plasma anneal）趕出薄膜中的porogens，同時將孔隙率降低。只要改變沉積處理後的電漿回火製程，進而改變薄膜孔隙率，就能得到k＝2.2和2.5的低介電常數薄膜。為了模擬典型的蝕刻製程，所有的毯覆式薄膜都會接受部份蝕刻處理，使其厚度減至3700A左右。雖然毯覆式ULK薄膜的表面並未塗佈任何光阻，此薄膜仍會接受用於將248奈米光阻除去4100A厚度的電漿去除製程，然後利用測試元件檢視漏電流。這些測試元件包含約6300A的ULK層，它已完成測試元件線路，並利用CHF3/CF4/N2化學將它部份蝕刻至原厚度的50％左右，如(圖二)。

銅損耗分析是使用最初平均厚度為950A左右的毯覆式銅晶圓，同時採用Thermo Noran的GXRS X射線螢光分析儀 （XRF）做為量測之用。

《圖二　光阻去除製程比較圖》

＜圖註:SEM影像顯示：(a)DIO3處理前的光阻去除製程以及(b)DIO3處理後的光阻去除製程。臭氧去除製程會選擇性的去除光阻，而且不會對低介電常數材料造成明顯的攻擊。＞

實驗結果與討論

毯覆式ULK化學氣相沉積OSG薄膜會以三種方式處理：(1)蝕刻；(2)蝕刻＋灰化；(3)蝕刻＋灰化＋HMDS＋清洗＋HMDS；所有樣品都是在400℃下進行回火處理。(表一)列出了k＝2.2和k＝2.5薄膜的厚度和介電常數，結果顯示隨著薄膜孔隙率增加，灰化製程會造成更嚴重的損害，尤其k＝2.2和k＝2.5薄膜的介電常數將分別增加為2.91和2.82。除了介電常數升高，薄膜厚度也顯示明顯的減少，其中k＝ 2.2薄膜為－28％，k＝2.5薄膜為－12％。

清洗和HMDS復原製程可讓k＝2.2薄膜的介電常數減少9％，從2.91降為2.66；但對於密度較大的k＝2.5薄膜，清洗和HMDS復原製程卻未能將其介電常數值明顯降低。

《表一　電漿灰化製程處理後的薄膜厚度和介電常數量測值》

為了減少光阻去除和清洗製程對於低介電常數材料的損害，一種不用電漿灰化處理，就能將部份光阻去除的濕式光阻去除製程已被研發出來，我們還在ULK化學氣相沉積的OSG基材上利用光阻塗佈出短製程測試結構（short-loop pattern）。圖二是測試結構在臭氧處理前和處理後的SEM影像，從臭氧處理後的製程結果可以看出光阻全部被去除，而微距則沒有任何的明顯變化。

(表二)是薄膜在兩種製程處理下所得到的厚度和介電常數，這兩種製程是：(1)僅執行蝕刻處理以及(2)蝕刻＋濕式光阻去除，兩種薄膜都在400℃下進行回火處理，結果顯示濕式光阻去除製程不會大幅減少薄膜厚度（≦2％）或是增加介電常數值（≦2％）。

《表二　濕式光阻去除製程處理後的薄膜厚度和介電常數量測值》

接著是測量元件測試結構的電氣參數資料，(圖三)顯示相較於電漿灰化處理的薄膜，濕式光阻去除製程會得到較小的漏電流。

《圖三　電漿灰化製程和濕式光阻去除製程的漏電流資料》

＜圖註:以上兩種製程都能將漏電流嚴密控制在一定範圍內，但是濕式光阻去除製程的漏電流較小。＞

電路測試結構並未將銅金屬曝露在外，所以我們用毯覆式銅晶圓來評估DIO3製程的銅氧化情形。銅和氧化銅系統在水中的Pourbaix圖顯示氧化銅會溶解於酸性混合液[6]，DIO3製程則是略帶酸性的製程，因為它會透過兩種機制產生碳酸：

受到以上兩種機制的影響，使用臭氧可能會造成銅氧化，進而溶解在酸性溶液中；為了降低此影響，可在直接噴灑至晶圓的去離子水混合液中添加兩種腐蝕抑制劑。(表三)是添加和未添加化學抑制劑後，去離子水臭氧製程的銅損耗和目視檢視結果。未添加化學抑制劑的去離子水臭氧製程會產生明顯的表面氧化現象，銅損耗的量測值則為33.5A，抑制劑A會將銅損耗減少68％成為10.7A。接著我們又將抑制劑B加入去離子水混合液，進一步強化晶圓表面的銅元素鍵結，減少銅元素與臭氧產生氧化反應的現象，使用抑制劑A和B的去離子水混合液會將銅損耗減少97％而成為1.0A。晶圓在經過添加抑制劑的去離子水製程處理後，其表面會出現一層很薄的物質，我們認為它是表面氧化層。此時只要利用稀釋後的氫氟酸（HF）或是去除殘留物的商用化學藥劑，很容易就能去除這個表面氧化層。

《表三　添加和未添加腐蝕抑制劑時，濕式光阻去除製程的銅損耗量測值》

結論

從以上實驗中可以們觀察到，隨著低介電常數材料的孔隙率增加，電漿灰化製程有可能導致材料受到相當損害，使得薄膜密度增加，其結果則是介電特性的劣化。清洗和HMDS復原製程雖能大幅改善各種多孔性薄膜（例如k＝2.2）的介電常數，但是薄膜密度的增加卻無法逆轉，所以無法將介電常數恢復到剛完成沉積時的數值。而目前已經有一種非損害性的濕式光阻去除製程，能選擇性的去除部份光阻，不會導致低介電常數材料的性質劣化，也不會造成明顯的銅腐蝕現象。（作者任職於FSI International）

＜參考資料：

[1] P. G. Clark, et.al, "Cleaning and Restoring k-Value of Porous MSQ films", Semiconductor International, August 2003.

[2] P.G. Clark, et.al, "Post Ash Residue Removal and Surface Treatment Process for Porous MSQ", International Sematech Wafer Clean & Surface Prep Workshop, May 2003.

[3] G.B. Jacobson, et.al, "Cleaning of Photoresist and Etch Residue from Dielectrics using Supercritical CO2", International Sematech Wafer Clean & Surface Prep Workshop, May 2003.

[4] Table 83a, "Interconnect Surface Preparation Technology Requirements" in the Interconnect Chapter of the 2003 ITRS Roadmap. The ITRS 2003 Roadmap is available at http://public.itrs.net/Files/2003ITRS/Home2003.htm.

[5] S. Nelson, "Reducing Environmental Impact with Ozone Based Processes," Environmental Issues in the Electronics and Semiconductor Industries, ed. L. Mendicino （Electrochemical Society, 2001） pp.126-133.

[6] Atlas of Electrochemical Equilibria in Aqueous Solutions, ed. M. Pourbaix （National Association of Corrosion Engineers, 1974）, pp.389-390.＞

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