MOSFET與DRAM等矽半導體元件的加工尺寸已經進入奈米世代，根據ITRS（International Technology Roadmap for Semiconductor）的統計，高性能微處理晶片（micro process chip）與大容量快閃記憶體（flash memory）的導線寬度及導線與導線之間間隙，兩者合計後1/2距離亦即半間距（half pitch）已經進入90nm製程/90nm node等級，晶片內的電晶體亦即MOSFET（Metal Oxide Semiconductor Field Effect Transistor）的閘道（gate）電極尺寸分別是90nm製程與50nm node，目前仍在開發中的65nm製程的node則低於25nm，如(圖一)。

雖然該尺寸距離元件動作極限尺寸還很遙遠，不過各種錯綜複雜原因，使得利用微細化技術提高半導體元件性能的願望一直不易實現，在此背景下出現許多不同於傳統半導體元件性能提升指標，亦即不同於「scaling法則」的提案（approach），其中利用歪斜（strain）效應與元件結構三次元化等技術最受囑目。

歪斜技術的歪斜評鑑以及引發歪斜的缺陷抑制，要求極高精度的評鑑技術，加上MOSFET三次元化結構時基板加工非常重要，因此包含奈米等級精度與表面加工損傷的去除，以及精度的評鑑技術在內的相關技術已經成為業者研究焦點，有鑑於此本文將深入探討各種矽半導體元件的最新技術動向。

《圖一　MPU閘道電極尺寸變化》

MOSFET的技術革新動向

歪斜控制的MOSFET高性能化

ITRS預測2010年的「半間距」可望進入45nm等級（level），屆時高性能微處理晶片的MOSFET閘道長度只有18nm左右，不過目前平面性MOSFET結構卻不易達成上述目標，因此ITRS另外提出可以擺脫傳統微細化技術的構想，具體內容分別如下：

如上所述90nm以下製程無法利用傳統scaling（尺度）達成晶片高性能目標，取而代之而且備受期待的性能提升技術首推「MOSFET通道的歪斜」，亦即所謂的「歪斜矽技術」。

歪斜矽技術的基本原理是施加應力使矽的結晶格子歪斜，如此一來等方性矽結晶band結構的對稱性潰散會使能量準位分裂，band結構變化的結果使得格子振動引發載子散亂相對減少、有效量子降低，電子與正孔的移動度則大幅提高，雖然上述移動度隨著歪斜量與歪斜方向不同，不過基本上電子與正孔的移動度最大可以提高2倍與1.5倍左右，移動度的提升在速度飽和更加明顯的微細MOSFET，仍然維持移動度提高等特性，因此研究人員普遍認為它對製程微細化，可望獲得一個世代以上的特性提升效益。

如(圖二)所示有關歪斜施加方法出現幾種方案，代表性的方法分別如下：

外部施加應力

使用一般矽基板施加外部應力（利用SiN的外部應力）的方法，如圖二(a)。

bulk歪斜矽

首先在矽基板上epitaxial製作SiGe與Si膜層，接著在該表面Si膜層施加歪斜的方法，如圖二(b)。

SGOI（Silicon Germanium on Insulator）

首先將Ge擴散到在矽基板上形成SiGe，接著在該表面製作Si膜層，並施加歪斜的方法，如圖二(c)。

SSOI（Strained Silicon on Insulator）

首先將bulk歪斜矽轉寫到附有絕緣膜層的基板上，接著去除SiGe獲得無SiGe的歪斜SOI方法，如圖二(d)。

《圖二　對通道施加應力方式的比較》

SiGe屬於一定比例Si與固容Ge的混合結晶，隨著Ge的混合比增加，結晶格子的尺寸也跟著擴大，此時若利用epitaxial技術在結晶格子較大的結晶（亦即SiGe緩衝層）上堆積Si時，Si原子會在SiGe結晶內配合原子間隔使成長大幅強化(圖三)，例如在Ge含有率20％左右的SiGe基板表面製作Si時，原子間隔大約延長0.8％，若換算成應力相當於施加1.4GPa強大拉伸應力。

歪斜控制製作Si-MOSFET時的課題

利用矽歪斜製作Si-MOSFET時，必需對通道部位施加強大應力或是使用SiGe，此時會引發下列問題：

《圖三　SiGe表面製作導入歪斜構造》

結晶缺陷

矽歪斜通道層具有容許最大膜厚（臨界膜厚）的能力，一旦超過該膜厚矽歪斜層內發生的轉位會使電晶體的漏電電流大幅增加，然而目前仍在開發Ge含有率為15～20％的CMOS（Complementary Metal Oxide Semiconductor）專用基板，卻只允許15nm左右的歪斜矽膜厚，這意味著電晶體製程上的減膜加工作業變得更困難。

Ge的氧化擴散

製作電晶體時如果熱負載過大的話，SiGe膜層的Ge會擴散到Si內部，擴散後的Ge除了成為載子（carrier）的散亂源之外，還會使氧化膜的可靠性明顯降低，並且對電晶體特性產生不良影響。

峰值電壓的控制

Si、歪斜矽與SiGe的禁制頻寬彼此相異，因此通道表面電位發生變化時，峰值電壓也跟著改變，此時必須利用通道不純物與閘道電極動作關數的控制使峰值電壓適當化。

低散熱性

SiGe的熱傳導性比Si低一位數，它與SOI-MOSFET一樣可以觀察到通道溫度局部性上升，以及電晶體輸出電流降低等「自我加熱現象」，該現象對數位電路的影響比較小，不過在類比電路隨著動作狀況的不同，可能會對性能產生不良影響。

如以上說明利用90nm以下製程製作MOSFET時，歪斜效應的半導體微細化技術已經成為不可或缺的技術，一般認為未來勢必朝向組合65～45nm製程歪斜效應，與立體結構MOSFET製作半導體元件方向發展。

鰭片結構元件

MOSFET對半導體刨床（planer）加工技術而言是最理想的形狀，加工技術進步的同時，元件的尺度也隨著大幅提高，例如性能提升指標亦即閘道電極的縮小，其實是平版印刷（lithographic）技術進步的結果，然而傳統planer結構隨著尺度的提高，為抑制短通道要求提高通道的不純物濃度，結果導致載子移動度降低、元件性能劣化等後果。

目前成熟的閘道電極尺寸低於100nm，不過實驗室已經達成10nm水準，因此研究人員普遍認為閘道電極尺寸即將面臨尺度上的物理極限。

延伸尺度的方法可以將傳統planer結構改變成三次元通道結構，一般認為三次元通道的MOSFET以鰭片（fin）結構最具發展潛力，尤其是通道方向、電極配置（layout）與傳統MOSFET完全相同，所以它可以使用傳統的planer加工技術製作。根據研究報告顯示鰭片結構可以利用選擇性氧化技術製作，或是使用SOI晶圓製作「Fin-FET」。

具備鰭片結構的MOSFET，代表性製作流程如(圖四)所示，具體方法首先將Si單結晶作成薄膜狀，再利用蝕刻（etching）技術形成鰭片，最後加工使閘道電極跨越鰭片，由此可知使用planer加工技術可以達成通道三次元化的目的。值得一提的是鰭片的大小取決於元件當時的世代，此外製作鰭片時必需在高段差上進行閘道電極加工，因此要求選擇性的高度加工技術。

元件的主要特徵是以基板側面當作通道，鰭片從兩側利用閘道電極挾持形成雙閘道（double gate）構造，基板側面一旦被當作通道時，通道的寬度則變成由鰭片高度決定，此時若與設置（layout）寬度比較，實際上通道的寬度已經被擴大，電流驅動力也大幅增加，在雙閘道構造由於閘道電極使得通道電位控制性獲得大幅增加，因此不需提高通道不純物濃度就可以抑制短通道效應，其結果除了獲得高載子移動度與載子密度之外，未來可望降低閘道寄生容量。

具備鰭片結構的元件，由於SOI超薄膜化引發下列問題：

為克服以上問題，鰭片加工技術扮演非常重要的角色。

《圖四　具備鰭片結構的MOSFET製作流程》

記憶體技術

高密度LSI以電腦、伺服器的記憶體DRAM（Dynamic Random Access Memory），以及數位相機、行動電話資料記錄用快閃記憶體（flash memory）最具代表性。快閃記憶體具備非揮發性資料儲存等特徵，所以應用範圍不斷擴大，相較之下DRAM則朝大容量方向發展。

接著將根據元件結構三次元化觀點，介紹DRAM的技術動向，DRAM是由一個切換（switch）用MOSFET type電晶體，與一個電荷儲存用電容構成所謂的「1Mbit」記憶體空間，記憶體最小單位稱為「memory cell」。

DRAM結構單純則是DRAM可以大規模積體化的主要原因之一，最近問世的512Mbit與1Gbit超高積體化DRAM，基本結構幾乎與以往完全相同。為支援微細化技術發展動向，要求高難度加工技術的結構，尤其是儲存資料電荷的電容面積決定電荷量，為充分應用有限的記憶格（memory cell）確保電容面積，因此研究人員利用三元結構作最大限度的應用，例如將電容設置在MOSFET上方，形成所謂的「積層容量型cell」，電容再利用上、下電極挾持絕緣膜，下方電極與MOSFET擴散層作電氣性接觸。

(圖五)是最近電容結構的發展趨勢，如圖所示64Mbit的電容結構屬於圓筒形（cylinder type），由於它使用下方電極的內、外壁面，因此可以抑制電容電極變高；256Mbit的電容在MOSFET上方堆積極厚的絕緣膜形成深孔，它可使用附著於內壁的下方電極表面，此外為提高儲存容量，因此在電極表面形成微細的HSG（Hemispherical Grain）矽粒子。

由於512Mbit與1Gbit的DRAM要求縮小cell面積，上述深孔與孔徑必需變深變小，無法在下方電極的內壁形成可以增加儲存容量的HSG，90nm node以下的DRAM再度使用圓筒形電容，圓筒內徑低於150nm，厚度低於50nm，高度低於1.4μm，縱橫比低（aspect）於10，結構上類似奈米（nano）煙囪狀，鄰接電容的間隔低於100nm。

此時為防止相互接觸圓筒形下方電極各自穩固站立，製作圓筒形電容必需經過氧化膜的深孔加工、去除與洗淨等工程，其中氧化膜的去除、洗淨等工程使用「濕蝕刻製程」，將蝕刻液注入圓筒形電容之間微細隙縫內，蝕刻液的表面張力可能會吸附鄰接電容導致電容崩塌，因此上述圓筒形電容穩固站立設計非常重要。

《圖五　DRAM Cell結構的發展變化》

除此之外，切換用MOSFET的結構也面臨重大變化，例如90nm製程以後的DRAM，它的MOSFET閘道電極尺寸縮小到80nm左右，為縮減MOSFET的閘道電極尺寸縮小，根據尺度法則必需提高不純物濃度，然而提高不純物濃度會使DRAM的資料維持能力劣化，MOSFET的擴散層與基板的介面構成PN（Positive-Negative）接合的電界增加，PN接合之間的漏電電流變大，到目前為止大多利用離子注入條件與熱處理最佳化控制不純物分怖，藉此達成微細化與改善資料維持性。

然而閘道電極尺寸縮小至80nm時，一般認為單靠不純物分佈控制不易滿足實際需求，因此研究人員提案利用溝槽的側壁形成溝狀MOSFET作對策，如(圖六)。

溝狀MOSFET具有兩種效益，分別是縮小MOSFET的平面性閘道電極尺寸，同時還可以使電流流動路徑變長，此外它還可以抑制PN接合附近的電界上升，因為通道底部可以遠離擴散層領域。

由於溝狀MOSFET的峰值電壓對溝槽形狀有極大依存性，而且必需利用蝕刻方法在受到損傷的基板表面製作閘道氧化膜，因此它的可靠度備受質疑，不過對DRAM的切換用MOSFET而言，上述方法被認為是滿足特殊規格的有效候補技術。

製作與評鑑技術的發展動向

元件結構與基板改變，對製作與評鑑技術的要求也跟著變化，利用膜層應力的歪斜矽，要求堆積膜層應力可以自由變化的技術，然而使用歪斜矽基板的場合通常厚度只有15nm，因此防止膜厚降低非常重要。

目前的製程一直到閘道氧化膜形成為止，必需進行各種濕蝕刻與犧牲性氧化工程，10nm左右的基板削減屬於容許範圍，不過類似歪斜矽基板與超薄膜SOI基板卻無法容許基板削減，因此要求可以局部檢測應力的方法，然而目前大多以斷面TEM（Transmission Electron Microscope）檢測格子歪斜依此計算應力，不過以晶圓製程觀點而言希望非進行破壞性評鑑，此外歪斜矽基板的課題亦即貫穿轉位（從SiGe層產生貫穿歪斜矽領域，最後在表面作終端的轉位）屬於105/cm以下的低密度，令人遺憾的是可以正確評鑑該現象的手法尚未建立，基於基板的高品質化考量，未來建立轉位的評鑑技術成為重要的課題之一。

如上所述鰭片構造與溝槽狀閘道利用乾蝕刻技術，在已經加工的矽層表面製作通道領域，此時乾蝕刻造成碳、氫、氧等蝕刻周圍氣體會滲入基板，導致極表面層遭受損傷，以往大多使用犧牲性氧化方式去除10nm左右範圍，不過奈米世代卻要求無損傷的加工技術，因此三次元高精度量測成為不可欠缺的技術。

半導體元件的特性隨著微細化它的分佈也隨著變大，分佈對形狀有依存性，這意味著正確的形狀評鑑才能夠根本降低分佈問題。

《圖六　具備溝形閘的MOSFET》

結語

70年代Intel發表1kbit DRAM至今已經超過30年以上的歲月，這段期間微細加工技術不斷進化，使得DRAM的積體度暴增100萬倍，不過DRAM晶片卻只有大姆指左右的大小。

至於MOSFET的變革，目前已經跨越次微米與0.1微米的門檻，閘道長度只有50nm，今後隨著LSI的微細化與高性能化，它的應用範圍勢必更加擴大，成為日常生活不可或缺的一部份。

有關MOSFET的閘道長度，ITRS預測2010年可望進入18nm水準，該尺寸相當於100個矽原子並排時的長度，這意味著未來除了微細加工技術之外，也同時要求全新的半導體元件構造，例如利用三次元化與新Si基板提高元件的性能。

此外元件的封裝技術與模組化技術也受到高度重視，利用記憶體晶片多段積層，以及利用高整合化、異類晶片積層的高功能化，已經成為行動電話必備的技術，換言之整合各種技術提升LSI的性能，將是未來矽半導體產業的發展主流。