AI推升3D封裝需求 Qnity聚焦端到端材料整合

全球半導體技術正由傳統的二維平面微縮，全面加速跨入高密度立體堆疊時代。隨著晶片互連結構更為精細、多晶粒整合面積與厚度增加，製程中的應力翹曲、介面平坦化與良率控制已成為關鍵瓶頸，使先進封裝材料從單純的輔助耗材，轉型為決定 AI 系統整體效能與量產可行性的核心關鍵。

圖一 : (左起)Qnity亞太區總裁陳俊達、Qnity先進電路與封裝事業部 副總裁暨總經理周圓圓、Qnity半導體技術研發 副總裁Julia Woertink、Qnity全球商務與策略長Sam Ponzo

在 SEMICON Taiwan 2026 期間，異質整合與先進封裝的材料發展趨勢成為產業焦點。當前 CoWoS 與嵌入式多晶片互連（EMIB）等主流架構對共平面性與微間距電鍍的要求極為嚴苛，半導體材料供應鏈正朝向端到端系統級整合演進。啟諾迪電子（Qnity）指出，半導體產業的未來取決於元件微縮與先進封裝並進，面對層與層之間、晶片與晶片之間的複雜接合，單一製程的優化已難以因應整體結構挑戰，材料端必須具備從晶圓微影、金屬化電鍍到介電絕緣的完整開發能力，才能協助製造商降低缺陷率並縮短新架構的上市時間。

除了傳統矽基封裝，為突破大尺寸晶片面積與高頻寬互連限制，產業也加速轉向扇出型面板級封裝（FOPLP）以及玻璃核心載板（Glass Core Substrate）等新興技術。這類大面積結構需要在微米級線寬下精準控制幾何尺寸，並完成數百萬個玻璃通孔（TGV）的充填與絕緣。為此，包含厚膜光阻、感光介電材料，乃至用於微凸塊接合的錫銀鍍液等關鍵材料，皆正朝向兼顧抗應力形變與單步成型能力發展，以應對大面積基板在熱循環下的可靠度考驗。

與此同時，當 3D 堆疊走向無凸塊（bumpless）的混合鍵合（Hybrid Bonding）與高深寬比矽穿孔（TSV）架構時，奈米級的平坦化精度成為接合成功的先決條件。微小的表面殘留或材料研磨選擇比失衡，皆可能直接導致導電介面斷路或空洞。為了解決晶圓級與晶粒級的多材料研磨難題，業界開始推動針對先進封裝專門設計的化學機械研磨（CMP）平台，如啟諾迪發表的 Stackplane 系列研磨液，將高選擇比平坦化延伸至聚合物及次世代玻璃穿孔製程，使立體封裝在微米與奈米介面間維持高一致性。

從埃米微縮到3D堆疊，半導體製造正邁入材料與架構深度協同的新週期。考量台灣在全球晶圓代工與先進封測生態系的樞紐地位，國際材料領導廠商亦加速在地研發投資。啟諾迪今年已在新竹科學園區注資 6,150 萬美元建置先進研發與製造設施，期望透過就近驗證與工程技術合作，協助產業克服AI與高效能運算晶片量產過程中的物理與材料極限。