Cadence與台積電推出數位流程

益華電腦(Cadence)和台灣積體電路公司(TSMC)宣佈其順利完成適用於階層式的內部(in-house)設計數位流程，可以讓設計工程師進行複雜、包含數百萬閘的系統晶片(SoC)設計，以便在TSMC進行製造。Cadence提供給TSMC的Cadence參考流程，包含一組以Cadence為主的階層式Verilog-to-GDSII設計方法和SoC Encounter，特別針對想採用TSMC 0.18微米及以下先進製程的工程師。在SoC Encounter中結合了矽虛擬原型(silicon virtual prototyping)和階層式分割(partition)的技術，以及實體合成的技術。利用SoC Encounter，可以進行包含多達三千萬閘的大型系統晶片設計。

益華電腦表示，SoC Encounter會先讀取RTL或閘等級列表(gate-level netlist)中的資料，然後很快地計算出整個晶片上"模擬原型"處理的結果；包括時序、繞線情況、晶片尺寸、耗電量以及訊號完整性的情形。而利用此實體虛擬原型的功能，設計師可以很快速地確認這個設計實體的可行性，並且進行必要的邏輯修正。之後這個原型結果會被分割成許多個階層式的區塊(block)；包括連接腳配置和時序的限制條件等。而在完成這些作業之後，就會在區塊層級進行各項實體合成和詳細的單元(cell)配置及繞線規劃。最後會將整個設計組合起來，並且偵測和修正任何異常的訊號完整性結果。

台積電行銷副總，胡正大表示，「Cadence SoC Encounter是一款功能強大的平台，可以滿足我們工作小組對於更先進之晶片設計的需求。這項流程是透過Cadence數位設計流程，並採用台積電領先全球的製程技術來進行測試。」
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