IEEE日前宣布，爲了统一目前正在开发Verilog-HDL（IEEE 1364）下一版本的2项活动、即“IEEE 1364升级版（IEEE P1364）”与“SystemVerilog（IEEE P1800）”，已在IEEE标准委员会（IEEE-SA）Corporate Initiative中成立了专门工作组。

在该工作组指导下，首先将在未来12～18个月内按照IEEE P1800这种序号实现格式和测试描述语言等标准化，然后，与IEEE P1364进行统一。

据IEEE称，提供支持Verilog-HDL的EDA工具的开发商将超过100家。另外，Verilog-HDL仿真器的授权总数已经超过20万，2002年Verilog-HDL仿真器的市场规模据称达到了3亿5000万美元。

Verilog-HDL原本是由原Gateway设计自动化公司针对逻辑模仿器“Verilog”而开发的，该公司在1990年被Cadence收购。Verilog-HDL于1993年被批准爲IEEE 1364。2001年经过改进后，成了Verilog-2001。目前正在进行第2次改进。

而SystemVerilog虽说是在Verilog-HDL的基础上开始的，不过却成了具有浓厚的Synopsys（Cadence的竞争对手）色彩的Verilog-HDL。SystemVerilog于今年6月被赋于“IEEE P1800”序号以后，标准化活动有所加快。