IEEE日前宣佈，爲了統一目前正在開發Verilog-HDL（IEEE 1364）下一版本的2項活動、即“IEEE 1364升級版（IEEE P1364）”與“SystemVerilog（IEEE P1800）”，已在IEEE標準委員會（IEEE-SA）Corporate Initiative中成立了專門工作組。

在該工作組指導下，首先將在未來12～18個月內按照IEEE P1800這種序號實現格式和測試描述語言等標準化，然後，與IEEE P1364進行統一。

據IEEE稱，提供支援Verilog-HDL的EDA工具的開發商將超過100家。另外，Verilog-HDL模擬器的授權總數已經超過20萬，2002年Verilog-HDL模擬器的市場規模據稱達到了3億5000萬美元。

Verilog-HDL原本是由原Gateway設計自動化公司針對邏輯模仿器“Verilog”而開發的，該公司在1990年被Cadence收購。Verilog-HDL於1993年被批准爲IEEE 1364。2001年經過改進後，成了Verilog-2001。目前正在進行第2次改進。

而SystemVerilog雖說是在Verilog-HDL的基礎上開始的，不過卻成了具有濃厚的Synopsys（Cadence的競爭對手）色彩的Verilog-HDL。SystemVerilog於今年6月被賦於“IEEE P1800”序號以後，標準化活動有所加快。