全球測試、量測和監控領導供應商Tektronix 日前宣佈，將在 6 月2 至 6 日於美國德州奧斯汀所舉辦的 2013 Design Automation Conference (DAC) 會議中，展示近日推出的 Certus 2.0 ASIC 原型設計除錯解決方案，攤位編號為 819。DAC 是電子系統的設計與自動化 (EDA)、嵌入式系統與軟體 (ESS) 和智慧財產 (IP) 等領域首屈一指的盛會。

首次在 DAC 展示的 Certus 2.0 軟體套件和RTL 架構嵌入式儀器，啟用了完整的 RTL 級可視性，並讓原型設計平台具備 FPGA 內部可視性功能，對 ASIC 原型設計流程產生了重大的改變。此模擬級可視性能讓工程師能在一天內診斷出多項瑕疵；相較於使用現有的工具，可能要花上一個星期或更長的時間才能達成。

Tektronix 嵌入式儀器事業群總經理Dave Farrell表示：「FPGA 生態系統中沒有 ASIC 原型設計的主動除錯功能。DAC 與會者將會親眼看到 Certus 2.0 如何顛覆 ASIC 原型設計流程，並大幅提升除錯產能」。

主動除錯策略

Certus 2.0 讓設計人員針對多個受FPGA LUT 些微影響的FPGA ASIC 原型設計中各個FPGA，自動檢測其中可能需要的所有訊號。這使主動除錯和檢測策略無需重新編譯 FPGA，即可針對每一個新行為進行除錯；相較於使用傳統工具，通常要耗費 8 到 18 個小時的冗長痛苦過程。下列為其他的主要功能：

1.按類型和實體名稱自動識別和檢測 RTL 訊號，包括正反器 (flip-flops)、狀態機器、介面和列舉類型

2.無需特殊的外部硬體或消耗 FPGA I/O 資源，即可在晶片上以高速擷取並壓縮許多資料

3.進階的晶片觸發功能，將邏輯分析儀的觸發方法引進嵌入式儀器

4.跨時脈域和多個 FPGA 的時間關聯擷取結果，提供整個目標設計的全系統視圖

Certus 2.0 可以在不需要任何特殊的接頭、纜線或外部硬體的情況下，在任何現有的商業或客製 ASIC 原型設計平台上運作。