ST目前表示，该公司的一项名为「在NanoCMOS SoC中控制漏电流（Controlling Leakage power in NanoCMOS SoCs，CLEAN）」的欧洲综合性计划。为期三年的计划由欧盟执行委员会共同赞助，目标是研发可在65奈米以下CMOS制程设计中控制泄漏电流的解决方案，从而延长电池寿命并降低电子产品功耗。

但对半导体组件而言，由于不断改进的制程不足以应对日渐增加的漏电流问题；因此，ST的65奈米芯片制造能力，将降低漏电流的解决方案深植在设计领域中。

CLEAN计划将开发新一代的泄漏功耗模式；设计方法学与技术；以及原型EDA工具，即使针对最复杂的系统，也能管理并最小化泄漏功耗。

CLEAN计划协助克服65奈米及以下制程技术节点的技术瓶颈，特别是泄漏电流、制程变异性以及提升可靠度等，ST先进系统技术部研发计划经理暨CLEAN计划领导人Roberto Zafalon表示：「这项计划的最终成果将能为下一代组件减少功耗，同时增加设计的生产力，并改善复杂组件的可管理能力。」

CLEAN计划的成果预计将跨越各种不同方面的低泄漏电流设计，从建模到优化；从设计解决方案到设计方法及工具都包含在内。由于良好地整合该计划参与伙伴的能力，并获得欧盟执行委员会的支持，CLEAN的成果将在消费性电子、EDA工具等多种不同事业版图中，为欧洲奈米电子产业的发展提供更多商机。