新思科技4日发表其具业界领导地位的VCS Verilog 仿真器最新版本─ VCS６.１，与高效能的Scirocco VHDL仿真器─ Scirocco 2001.10。从已经采用这些最新版本仿真器的客户设计结果发现，与前一个版本相比较，对Verilog设计缓存器转换层与逻辑闸层的仿真效能，已经增强了近三倍，同时也显示，内存的消耗也缩减了将近百分之三十．此外，新的交互编译技术更包含了VCS６４位版本，增强了Verilog设计的效能．而藉由这项技术，客户已经可以在他们现存的验证环境中仿真超过两千万逻辑闸的设计。

Sun Microsystems设计自动化暨计算机资源小组副总裁Sunil Joshi提出说，“我们将VCS６.１运用在我们的微处理器设计上，并与之前的版本进行比较，我们看到的是效能的提升。 而我们与新思科技持续的长久伙伴关系也已经为彼此的客户提供了许许多多的好处，像是增强VCS 64位在编译模式的效能便是其一．"

新思科技表示，为了使客户们能够立即得到VCS６４位科技的好处，新思科技发展了一种独一无二的交互编译仿真技术．交互编译仿真技术允许客户们将较大的设计在６４位的服务器上进行编译，之后再利用３２位的工作站仿真该设计．利用这样的流程，客户们可以针对第一次非常需要内存的编译过程，利用他们６４位机器效能上的优势，同时使工程师们利用他们投资在现存的硬件及以Verilog可编程程序语言界面基础的软件从事仿真的工作．

Denali软件市场营销部副总裁，Kevin Silver表示，“我们许多的客户都已经将Denali MMAV验证智财与VCS整合到他们的验证环境之中。我们也已经测试过新的VCS６４位交互编译技术，对于它能够完全与我们现存的３２位产品兼容，允许我们的客户不需要作任何修改或工具产品的更新，便能维持他们现存设计流程的结果呈现，着实令人感到振奋．”

VCS６.１支持最新标准的Verilog ２００１语言，包括最新的Verilog可编程程序语言界面（PLI）与其加强的Verilog可编程程序界面数据库（VPI）．VCS与新思科技的Design Compiler(tm)一致诠释Verilog ２００１标准，提供用户们一个完全整合的Verilog设计与验证流程．

最新推出的Scirocco VHDL仿真器版本─ ２００１.１０，不需经过用户的调整，便可以提升高达三倍的“out-of-the-box”事件基础效能．其余加强的地方还包含：针对以知名的VITAL格式，一种VHDL特殊应用集成电路组件库设计标准，所描述的非缓存器转换层级区块与内存，扩充循环基础的效能．当与VCS６.１相互结合，这些在Scirocco效能上的强化，使得混合硬件描述语言的仿真比之前的版本快了将近三倍．

新思科技验证技术小组的资深副总裁暨总经理，Manoj Gandhi表示，“随着芯片设计大小与复杂度的增加，Verilog、VHDL与混合硬件描述语言的验证将持续会是重大的设计瓶颈．而我们创新的研发能力，再一次延伸我们主要的VCS与Scirocco仿真器的效能与能力，并且充分满足我们客户在验证时程上的需求．”