新思科技22日發表其VERA(R) 5.0 版本上市。此一最新版本的VERA已經與VCS(TM) Verilog 模擬器緊密地互相結合，以提供更快速的執行效能表現、即時存取內建之VCS涵蓋計算器 (coverage metrics)與統一的圖形環境以進行波形分析。 除了這些提高效能表現與生產力的強化功能之外，新版本的VERA同時也包含了效能分析器 (profiler)，它可以協助設計工程師確認軟體效能表現之瓶頸所在，並且執行高速向量測試。

Trebia 網路科技硬體工程副總裁Wayne Koch先生表示，「我們之所以選擇新思科技的VERA 5.0版本，是因為它提供了整合性的驗證解決方法。一直以來，我們不斷地致力於生產高效能產品以促進新一代網路倉儲系統﹝Network Storage systems﹞的設計。VERA 5.0版本提供我們設計工程師更好的效能表現、更佳的全面性涵蓋功能之存取使用，與採用單一波形的除錯環境來進行設計與向量測試(testbench)上的除錯功能，因此，我們的驗證品質與生產力得以向上提昇。」

新思表示，VERA 5.0版本提供快速且具整合性的解決方案，從許多軟體功能最佳化的極至表現來看，整體的模擬效能表現有大幅提昇的趨勢，這些軟體功能最佳化包含：藉由使用VCS 的直接核心介面﹝Direct Kernel Interface - DKI﹞將VERA連結至VCS ，而非如過去傳統般，經由較慢的Verilog可編程語言介面(PLI)來執行。使用VERA5.0版本與VCS 6.0.1版本來進行模擬，與使用以前的舊版本相比較，模擬完成的速度可以提高到之前的兩倍。VCS DKI是一個很特殊的最佳化介面，因為它是直接接觸到VCS的模擬核心，而且藉由減少PLI的使用，與強化運用於實際設計當中的最佳化VCS模擬功能，總體模擬速度獲得了提昇。