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Synplicity ReadyIP計劃:在FPGA上的IP保密流程
 

【CTIMES/SmartAuto 報導】   2008年05月02日 星期五

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Synplicity在美國加州聖荷西的嵌入式系統會議上宣布ReadyIP計劃,此計劃目標是著眼於簡化FPGA系統設計中IP取得、評價和使用的流程;ReadyIP計劃亦是一個提供完整FPGA設計實現的通用IP整合的安全流程,現有的用戶能夠藉由使用Synplicity的業界標準整合式合成環境如Synplify Pro或是 Synplify Premier的解決方案,在其FPGA設計中輕鬆實現和整合幾個不同第三方廠商的IP。

ReadyIP所包含的關鍵因素,有利用標準IP加密技術與版權管理來簡化系統評估過程;System Designer是一種獨立不同的新技術並擁有整合獨立IP的功能,同時亦是Synplicity電路合成解決方案的一部份;利用”只要按鈕即可啟動”的網路權限直接從Synplicity的FPGA設計環境獲得第三方供應商的IP,利用SPIRIT Consortium的IP–XACT IP封裝格式使來自不同管道的IP能夠混合在一個系統中同時運作,當然包括利用公司內部自行開發的IP”。

Synplicity宣布ReadyIP計劃已獲得IP供應廠商的認同及支持;合作夥伴包括ARM, CAST,Gaisler Research,和Tensilica,在這個新的產業計劃中成為創始會員。客戶將可透過這項新計劃從這些廠商獲得經過篩選的加密IP,並可在多種不同的FPGA裝置平台上實現。

Synplicity資深行銷副總裁Andy Haines表示“Synplicity的ReadyIP計劃不僅是首先提供廣泛且容易的IP獲取管道,同時也允許設計者在他們購買第三方IP之前可以很容易的測試。更重要的是,它可以讓一家公司包裝自己的IP,安全地授權出去,進而重複使用系統設計且在Synplicity的ReadyIP設計流程進行。我們非常高興地歡迎ARM, CAST, Gaisler Research,Synopsys和Tensilica一起參與計劃,這不僅是因為他們是主要的IP供應商,而且還是具有前瞻性的公司,他們的支持也提高設計團隊的生產力。”

關鍵字: FPGA  Synplicity  Andy Haines  可編程處理器 
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