921地震,震出了台湾的悲情,也震出了前所未有的人民力量。921地震影响了台湾新竹科学园区厂房的生产,而使得DRAM价格大幅飙涨,此情形突显了台湾半导体产业在世界上之影响力。在一般的文章中,比较常提到有关半导体IC制程,不外是设计尺寸大小(Design Rule),如0.25微米、0.20微米、0.18微米等以代表产品的竞争力,或是否先使用铜制程以代表产品速度的质量。就DRAM制程技术而言,所采用的电容技术发展策略亦有极大的影响。以台湾目前主要的DRAM制造厂来分析,大致可将之归类为两大技术群:以IBM/Siemens/Toshiba为技术源的立体沟槽式DRAM技术,及Mitsubish等的立体堆积式DRAM技术两大类。
厂商的立体堆积式DRAM
(表一)提供了国内各主要DRAM厂的电容制程技术及相关推测,或许与实际上有些许差距,仅供诸位读者参考。由表一略可看出,国内在DRAM技术上的自主性仍偏低,且集中在0.25~0.20微米的设计尺寸阶段,近期华邦所推出的0.175微米256M DRAM算是较有突出表现的。同样是以沟槽式电容制程的茂德及南亚科技,亦应有极大的潜力,于近期内推出0.18或0.175微米的128M或256M DRAM产品。
相同地,以立体堆积方式电容制程的力晶、世界先进则是亦步亦趋,力晶更是率先开出0.18微米的128M DRAM的制程。结合力晶、世界先进、三菱及台积电的策略合作,以此立体堆积式电容制程的DRAM应用,可预期将会有一番不错的成果。
而廿一世纪的DRAM竞争,在0.18微米64M~128M DRAM的产能上,台湾几乎可占全世界20%的产能,面临可能景气强力复苏的2000年下半年及2002年间的强力需求,对于台湾半导厂来说将可展现超强的竞争力。而韩、美、日的DRAM大厂,在1999年间除少数如三星、现代、美光外,几无太多的投资,而面临竞争力日益衰退的现象。
如何藉此一波段的强劲复苏力及0.18微米的生产能力,以更进一步建立起更为踏实的技术研发及产品开发能力,如0.13微米、0.13微米以下的Lithography技术及组件、铜导线制程及铜包装(Cu Interconnect and Cu Package)、DRAM电容技术等,应是目前台湾DRAM厂商必须特别留意之处。
台湾茂硅秉于过去在DRAM领域上的专著及经营的灵活性,除了6吋厂在95~97年代以独创的堆栈式DRAM技术赢得2M DRAM及4M DRAM世界第一的美誉,更采取策略合作方式,跳跃式地由6吋8M DRAM直接进入8吋64M DRAM的领域,并成功地创造了茂德科技全新领域。对于未来DRAM技术的展望,茂硅除了积极将6吋FAB转型外,对于DRAM技术上的发展,仍不得不面临与其他多数DRAM厂遇有相同的问题。
0.13微米的1Gb DRAM之Capacitor技术选墿,与Ferro Electric、Magnetic等新材料/技术可能带来的冲击,就如同世界最大半导体设备厂─美商应用材料(Applied Materials)所揭露的DRAM Capacitor技术发展行程如(图一)(参考Semiconductor International Nov.99 〈page79~82〉),力晶、世界先进等堆栈式DRAM厂,到0.15微米的DRAM产品就非得实行如HSG(半球状成长晶体;Hemi-Sperical Grain growth)及Ta2O5等技术,以提高产品的良率。而茂德、华邦、南亚等沟槽式DRAM厂,亦将面临沟槽蚀刻及介电层极限的问题。
![《图一 DRAM Capacitor技术发展行程》](/art/2000/03/011451181274/p1.jpg)
《图一 DRAM Capacitor技术发展行程》 |
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另外,IBM虽已宣称所谓瓶状(Bottle Shape)沟槽可因应到0.13微米以下的能力,此一技术使IBM退出DRAM自我生产的阴影下,东芝转进采用堆栈式DRAM行列,以Semens(Infineon)的一已之力,能否顺利解决0.15微米以下沟槽式DRAM的生产问题,应是值得观察。
0.15微米以上DRAM的技术发展
当现代、三星、美光及Hitach-NEC四强逐形成,Intel舍弃Direct Rambus DRAM而与四强共同订定新DRAM标准之时,新的DRAM局势已渐渐成形。显然地,台湾在2000年至2002年的波峰中,0.18微米到0.20微米应是处于赢多输少的局面,不论是沟槽式或堆栈式的64M或128M DRAM,在这一波中扮演成功的二线DRAM角色,应能让台湾各DRAM厂有极佳之营利。但要如何因应四大DRAM厂可能新订的DDR2新规,且能继续生存,着实是台湾各DRAM厂的一大隐忧。
就DRAM设计而言,一个晶体管(Transistor)+一个电容(Capacitor)+导线(Interconnect)即可构成基楚的DRAM结构,如(图二)所示。而随着制程技术的演进及DRAM高容量、高速度的市场需求,除了晶体管(Transistor)的不断缩小(如0.35um→0.25um→0.20um→0.18um→0.15um→0.13um,往往配合所谓的Design Rule演进)、导线的材料变更(如Al→Cu,以提高组件信号传输速度);另一项极重要的是电容技术亦随之改变,以提高单位面积的电容量。
(图三)显示,随着DRAM的演进,在电容技术也跟随着变化。此变化不外是朝立体方式以增加表面积(图四)或是提高电容的介电值(图五),以维持一定的电容量。另一方面,从基楚技术角度,图一中的设备厂商所提供的设备能力极限,在0.15微米世代不论是沟槽式的BEST(Subtract Plate+Buried Strap)结构,或是Crown,HSG结构应仍可提供足够的电容,使用于64M DRAM亦或是128M DRAM上。
![《图三 Actions for DRAM Market Needs》](/art/2000/03/011451181274/p3.jpg)
《图三 Actions for DRAM Market Needs》 |
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![《图四 Concerns of BST cell for giga bit ear--A》](/art/2000/03/011451181274/p4.jpg)
《图四 Concerns of BST cell for giga bit ear--A》 |
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![《图五 Concerns of BST cell for giga bit era--B》](/art/2000/03/011451181274/p5.jpg)
《图五 Concerns of BST cell for giga bit era--B》 |
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茂硅电子为求在DRAM技术上的竞争能力,除与西门子(Infenion)策略合作成立茂德8吋厂,从事沟槽式DRAM的制造,更着眼于沟槽式DRAM技术,在0.20微米至0.15微米间配合,即所谓Embedded DRAM的设计与制造,以创造出有别于纯DRAM的事业领域。同时,茂硅亦在国科会的经费补助之下于6吋厂完成以HSG之堆栈式64M DRAM的设计与试制。此一技术虽不具经济生产价值却也为茂硅垫定往后0.15微米DRAM Capacitor的技术基楚。
后0.15微米之DRAM技术
0.15微米的DRAM技术,将取决于:(1)0.13微米,深达5微米的沟槽蚀刻力;(2)完整的NO介电层能顺利推向30A的极限;或是(3)BST等高介电值材料的技术开发。IBM与西门子是目前世界上仍着重于0.13微米沟槽的DARM技术开发公司,虽其发表的瓶状沟槽结构可解决0.13微米技术的瓶颈,但IBM在适时退出DRAM生产行列,仅保留技术研发部份,而且应用材料对此一沟槽式DRAM技术抱持观望态度的情形下,似乎不具乐观。
相较之下,以堆栈式DRAM为主轴的三星、现代、三菱、Hitach-NEC,却采取了0.5微米至0.25微米FeRAM与0.15微米1GDRAM同步发展的技术开发策略。其主要原因是,FeRAM具非挥发性的特色及其所需的新材料(PZT、SBT)、制程与1GDRAM的BST制程有相当程度的相似。经由1M FeRAM以下Smart Card的应用开发经验,可符合2000年后Smart Card大量的需要,又可建立DRAM所需的相关材料制程开发,或甚至与MRAM争夺取代DRAM的机会。
另外,以BST(Ba、Sr)TiO3堆栈式Capacitor的技术,其延伸性可从0.18微米到0.1微米,如能从材料的形成、蚀刻及制程整合的问题逐一解决,则如(表二)的技术推展,将可在世界的DRAM市场上占有一席之地。