過去數年期間，由於半導體廠迅速轉移至次微米設計領域，促使晶片功能產生革命性的變革。目前的IC在晶片內一般都含有上千萬個電晶體，並能支援GHz級的時脈，因此，IC設計者已有能力將這些技術內建於單晶片系統中，且發揮其最大的效能。

這波革命對於封裝技術亦造成深遠的影響。當晶片中整合愈來愈多的功能，使I/O的需求亦迅速增加，並對接腳的效能、基板研發、以及組裝製程等方面有更高階的要求。高時脈頻率與低電壓的特性，將效能需求推向新的高峰，同時更對散熱管理與可靠性形成各種新挑戰。

為了因應這些新條件與持續升高的效能需求，同時達成節省耗電的目的，許多廠商開始採用覆晶技術(Flip Chip)。覆晶技術早在30年前即已有問市，目前是市場上各種高效能、高可靠性晶片的封裝技術首選。有別於傳統打線封裝是將晶片透過四週的金線連接至基版(Substrate)上，覆晶技術是將晶片的連接面透過錫球(Solder Balls)直接與基板黏著。覆晶封裝是典型的晶圓級封裝作業：錫球凸塊(Bumps)是黏著在整個晶圓後才進行切割，之後經過測試與焊劑等處理、再安裝到基板上。製造商可使用多種焊接方式與基板材料。

晶片通常使用高溫熱處理製程附著至基板，在裝置上必須有可多次熔解(Re-meltable)的焊錫，或透過可多次熔解的黏劑將元件附著在不可熔解(Non-meltable)的凸塊上。

焊錫熱處理(Solder Reflow)的優點之一就是能讓焊接時沒有對準的元件自動校正。當焊料加溫至液態時，液態焊料與焊墊(Bond Pad)之間的吸力就足以將元件對齊焊墊。這項特性讓製造商能大幅提高在晶片插件時的彈性。例如，在某些情況覆晶的焊料會與焊墊中央點出現25%的距離誤差，但仍符合製造標準的要求。這種置件的彈性讓製造商能從事更高產量的製程，並降低組裝設備在精準度方面的問題。

覆晶技術的多重效益

覆晶技術因提供製造廠多種優勢，故市場需求與日俱增，成為封裝的主流技術之一。當IC設計人員在相同的矽晶區域中嵌入越來越密集的電路時，他們也必須在縮短晶片製程的同時，在相同的矽晶區域中加入更多的I/O，與增加針腳的數量。有別於傳統的打線封裝，覆晶技術中的線路可互連成陣列形式，因此晶圓凸塊可置於晶片上的任何位置。覆晶技術將接線裝置的部份週圍接線替換成數量幾乎無限制的錫球凸塊，來負責連結晶片與基板，對於需要細間距的I/O有特別的應用優勢。在今天對於許多超過1000組以上I/O的裝置，覆晶技術已成為最優先的選擇。

新世代的IC的功能也造成設計人員無比的壓力，因為設計人員必須確保系統的電性效能(Electrical Performance)能充分發揮。今天許多高效能微處理器的時脈已超越1GHz，內部匯流排速度也超過了200MHz。雖然運作的電壓隨著製程的演進不斷降低，但晶片內電晶體密度的迅速提升卻將晶片內的耗電水平推向新高。

因此，低電壓與高匯流排速度結合產生的問題，是IC設計人員極大的挑戰，設計人員必須嚴格控管耗電量，並同時注意雜訊問題。因為更快的時脈與更高的晶片內部耗電，已形成各種嚴重的電磁相容(EMC)與電磁干擾(EMI)等問題。

為了解決這些問題，設計者需要一種封裝技術，能夠降低元件互連間的耗損、並降低電感(Parasitic Inductance)。覆晶技術利用直接連接於基板上的矩陣排列錫球凸塊分散能量，提供低電感的電力與高傳輸的線路，有效降低切換雜訊與反彈訊號。對於特別敏感的信號電路，IC設計人員可在接腳四週以多餘的電源與接地焊線圍繞，以阻隔鄰近線路所產生的雜訊。

覆晶技術比傳統的打線方式提供更短的電路，可大幅降低電磁干擾或串音現象。在多腳數的裝置中，接腳之間的距離愈來愈短，通訊信號的磁場就會開始影響鄰近線路的信號。覆晶技術讓製造商能運用整個IC表面進行黏著，在單位面積中容納更多的I/O連線，同時降低電磁干擾或串音的風險。

對於各種新世代的晶片而言，溫度控管功能亦是一項重要的考量因素。不斷提高的整合度與更高的時脈運作，就排散熱量的角度來看，是更為艱困的挑戰。例如像各種先進的微處理器，必須在小區域內排散大量的能量以提升效能，覆晶技術在這方面便有顯著的優勢。因為採用覆晶技術IC的背面可接觸到空氣，能直接排散熱量，同時基板亦可透過鍍金來提高散熱效率。若遇到嚴重的散熱問題，設計人員可將散熱片直接黏附在晶片上。

排除覆晶技術開發的挑戰

的確，覆晶技術在商業化的過程中也面臨了一些挑戰。其中，生產瓶頸一直是潛藏的障礙。例如，製造廠若採用傳統的半導體封裝，不僅能測試出良好的晶片，亦能輕易汰換有缺點的晶片。但是覆晶製程必須要到完成底層填料後，才能進行晶片的測試，因為移除附著材料就一定會損壞印刷電路板，因此晶片在生產階段發現缺陷，製造商就必須淘汰整個機板，相對於傳統方式，製造風險較大。

許多製造商為了改進這方面的問題，會採用離線測試(Offline Testing)與製程，以確保其晶片的良率。在這種作業模式中，覆晶與機板會經過高溫處理，然後再經過離線測試。若晶片功能不正常，就立刻移除與更換。若功能正常，機板會送回生產線進行底部填料。這項製程雖然有效，但成本昂貴且耗費時間。

覆晶技術商業化的最大挑戰就是成本。儘管有效能上的優勢，覆晶技術與目前專業代工廠採用的各種標準打線技術相比，成本顯著偏高。因為整體產業設備與技術所具備的彈性、可靠度、以及低成本等優勢，使打線封裝成為主流電子製造中，佔有率最高的封裝解決方案。

《表一　各種改良技術有不同的影響力》

覆晶技術的成本問題將獲改善

覆晶技術的成本結構正面臨大幅度的改變，各種改良技術有不同的影響力(表一)。當半導體製造商紛紛邁向更短的接線間距製程，在打線封裝技術於實體與技術上的限制就會形成各種艱難的障礙。例如在超細間距(低於40微米)針腳封裝技術，顯然已超出現有打線封裝的技術範圍。在半導體發展不斷進步時，更高的接線密度、接線長度、迴路高度、引線彎曲、錫球尺吋、焊接連線尺吋、以及組裝設備的功能等限制，都會對研發形成嚴峻的挑戰。

在覆晶技術面對廣大的市場需求時，專業封裝代工廠商亦持續努力降低作業成本。其成功的關鍵在於降低基板成本，因為這方面的成本在整個覆晶製程中佔有相當高的比率。像日月光集團這類的專業封裝測試大廠，可利用集團本身的基板產能(日月宏)來控管整體製程，且將成本降至最低。

「垂直整合」是另一套降低覆晶封裝成本的方式。例如，許多製造商將重要的封裝與測試作業外包給其它廠商代工。日月光集團在同一區域內整合鑄造、組裝、以及測試等流程，並儘可能集中各廠房，大幅降低倉儲與運輸成本。此外，日月光涵蓋晶圓生產到最終測試的一元化服務，能夠在問題發生時立即解決，故能迅速解決問題、縮短作業週期、提高產品品質、並提供更具成本效益的製程。

結語

效能與價格一直是電子製造業的兩項發展動力。當半導體製造商持續改良製程之際，這兩項議題仍將是重要的關鍵。設計人員將繼續尋求低成本的封裝技術，以因應晶片內外不斷提升的資料傳輸速度。目前的I/O需求早已超越傳統打線技術的水準，讓覆晶技術成為高效能應用系統的最佳選擇。隨著封裝大廠整合各項服務，以完成製程的最佳化，相信未來各封裝大廠將能把覆晶技術迅速轉化為低成本高效益的IC封裝解決方案，不僅能支援高階應用，且支援其他效能的需求。

---作者現任日月光半導體研發副總經理---