兼具類比／數位方塊的混合電路，隱含極高的非線性比例設計時程及風險

由先進IC製程技術大力推動的系統單晶片(System-On-Chip,SOC)設計趨勢，已成為新一代晶片工業的主流。伴隨SOC技術而來的，則是更多前所未見的物理效應與實體障礙，需要工程人員更多的耐性與專業知識，才能順利完成產品研發工作。從市場的應用來看，SOC的設計內涵會逐漸傾向由大規模的類比、射頻(RF)以及混合訊號方塊再加上高閘數的邏輯電路─統稱為「大A/大D」(Big A/Big D)組合而構成特定的功能晶片(圖一)。

《圖一》

例如，德州儀器公司(TI)最近推的LinEPIC Ⅲ混合訊號製程技術即號稱能把全部的電池管理及類比基頻(Base-band)電路整合在單一晶片內，將數位手機與個人通訊產品所需四大主要系統功能中的兩個，收納至同一單晶元件上(圖二)。但是與單純的數位電路相較之下，兼具類比／數位方塊的混合電路，卻隱含有極高的非線性比例設計時程及風險。因此當設計人員在享受大A/大D的成果之前，仍須思考如何突破眼前的瓶頸。這樣的情勢會促使研發團隊在選擇SOC的設計方案時，仔細考量全體設計流程(如佈局、實體驗證、萃取寄生電容及分析等)的各個階段，所可能面對的類比／混合訊號特定設計議題(圖三)。

《圖二》

複雜的類比／混合訊號SOC設計需要嚴密整合的設計流程

依現階段最適合用來切入數位設計之自動化批次流程內的眾多階層式實體驗證工具來看，大部分都無法滿足類比／混合式設計的獨特需求。複雜的類比／混合訊號SOC設計不但要有強大的階層式實體驗證功能，還必須保有與前後端設計工具緊密整合的特性，才能確實掌握設計時效(圖四)。

更重要的是，SOC的設計工具一定要支援類比／混合訊號電路獨具的反覆，互動式基本作業形態。設計工程師通常會使用一組設計規則矩陣等式檢查他們以手工製程的類比／混合訊號方塊是否符合預期的標準。大量的變數代表在設計過程中，根據規格由不同製成與工作條件的角度，持續修正電路效能所耗費的許多反覆重作機會。若想將反覆的動作控制在合理有效率的範圍內，關鍵即為分析、佈局、實體驗證與萃取等各工具間的完美整合。

把全部工具密切整合的第一個好處是能在取得延遲數值後的電路清單、佈局資料與電路圖間，相互跨越下探針(Probing)，以找出錯誤之處。相互跨越的偵錯工具能夠精確地指示電路圖內，兩點之間的寄生電容值，工程師即可據此判斷這段訊號延遲對系統效能真正的影響幅度。

對類比／混合訊號的設計工作而言，精準的電晶體層級寄生電容與寄生電阻計算結果是關乎設計成敗的最關鍵因素。誤判寄生參數極可能完全改變手製類比方塊的電器特性。然而由設計圖中萃取寄生元件只算是半個戰爭的考驗，設計人員絕對無法單獨由一大群萃取寄生參數的檔案中，過濾出真正所需的數值。這當中勢必要透過自動化工具的協助，才能正確地判斷隱含的問題。這代表他們有必要尋找一種方法來決定某一段線路的寄生效應及影響，同時開發一種找出寄生來源的工具。此處再次強調的重點是，這種解決方案必須由佈局、實體驗證、電容萃取及分析等工具緊密地整合而成。

一般類比／混合訊號電路的設計工程師會將整個流程加以精簡一以實體設計及寄生電容萃取工具產生原始設計的萃取圖樣。這個作法可將反向加註(Back-annotated)回佈局工具的萃取內容顯示出來，並立即標示必須移動以減少耦合效應的區段。然而，移動某一段導線很可能間接影響該導線與其他電路部位的耦合關連性，因此設計人員一旦移動部分導線後，一定要重新產生最新的萃取圖樣，以檢查這項更動可能造成的所有連帶影響。

類比／混合訊號設計工程師除了要求一套緊密整合的設計流程外，還有另外一些與設計工具相關的特定需求。例如，各種工具都必須能辨識多接點的類比及雙載子(Bipolar)元件。另外，他們還要支援矽─鍺(Silicon-Germanium及Silicon-On-Intulator)等類比專用製程技術。

《圖三》

在階層式設計流程內，加入互動式實體驗證工具

以現有情況來看，大部分的設計團隊至少都會使用兩種個別的實體驗證工具。這是由於上一節所討論的互動式工具雖然能夠適應類比／混訊號設計的諸多需求，但卻缺乏分析大型數位電路的容量與能力。在另一方面，數位電路的批次化實體驗證工具雖然擁有處理大量電路的能力，卻無法提供類比設計需要的反覆重作與其他特殊功能。這代表設計人員不得不支援兩套工具及兩種截然不同的規則盒套(Rule Decks)。

要解決此種情況的最佳作法是在階層式設計流程內，加入互動式實體驗證工具，如此才能同時支援互動式(適用於類比／混合訊號設計)應用模式及批次式(應用於數位設計)應用模式。採用單一工作環境同時支援共用規則盒套的兩種應用模式，對採購成本的降低，具有極大的助益。

自動化光波接近校正(OPC)解決方案，提升晶片良率

在大A/大D(Big A/Big D)SOC設計模式下，不斷攀升的電路複雜度與系統效能，強力驅使晶片實作程序必須採用最小的有效製程技術。超短波長(Sub-wavelength)製造效應會對晶片良率造成重大的衝擊，因此必須在實體驗證與光罩數據準備流程中加入自動化光波接近校正(Optical Proximity Correction,OPC)解決方案。一套整合功能完全的OPC工具可幫助設計工程師由佈局電路中，掃描最重要的反射目視圖樣，以判斷將被刻印在矽晶上的元件或平衡配線對的敏感程度。相位偏移光罩(Phase Shift Mask)技術在設計的線路中，加入相位偏移元件以大幅縮小外觀(Feature)的尺寸。

相位偏移光罩技術要發揮功效的前提是，位於設計流程內的全部工具都必須事先知道PSM功能的存在。從一開始的開發元件儲存庫，直到最後的佈局與實體驗證階段，都要能辨識PSM標示，才能真正減少外觀(feature)的大小。若只單獨在實體驗證步驟之後加入再處理程序，則絕對無法製作完整的PSM設計架構。

《圖四》

小結

設計工具惟有不停地向前躍進，才足以支援日益複雜的類比／混和訊號電路設計，並滿足類比／混和訊號電路設計工程師的快速反覆重作及其他特殊需求。所有的設計公司毫無疑問都會盡全力保護他們在設計盒套，設計流程與熟悉作業方式等方面投下的大量資源。

因此，消除大A/大D(Big A/Big D)設計障礙的最可行方案就是在類比／混合訊號設計工程師現有的信賴流程內，以全面革新的做法，加入階層式實體驗證的強大威力。一種支援階層式操作又兼具現有類比／混合訊號設計應用模式的實體驗證工具，將提供類比工程師一套完全掌握SOC複雜度的設計途徑，外加階層式偵錯能力的附帶好處。再者，支援現有互動應用模式的架構，更能確保設計人員繼續在萃取圖樣內，沿用原有的規則盒套與偵錯檔案的便利性，避開不同工具轉換期間，所伴隨的龐大資料移轉工程。