數位相機攝影後不需經過煩瑣的顯影、成像處理，就可以立即觀賞影像，同時還能夠透過網路傳輸，因此最近幾年數位相機快速取代傳統鹵化銀底片相機成為市場主流。

數位相機使用的感光元件可分為CMOS與CCD兩種，日系高階數位相機大部份都是採用CCD當作感光元件，只有少數特殊用途的機型使用CMOS，因此本文要介紹CCD感光元件的周邊電路與驅動timing設計技巧。

驅動技術發展經緯

(圖一)是典型CCD數位相機的基本結構，如圖所示，80年代正式商品化的CCD數位相機，驅動周邊電路是由以下部份所構成：

《圖一　CCD感光元件周邊驅動電路的技術變遷》

90年代信號處理的數位化、類比Front End（以下簡稱為AFE）的CMOS化、低電壓化，內建CDS、AGC、A-D Converter（以下簡稱為ADC）的晶片，以及gray code counter的實用化，使得TG與SSG快速被整合成單晶片。2000年之後半導體製程的奈米化（nano），CCD周邊電路則被CCD、TG、VD、AFE四組晶片取代，未來甚至只要CCD與驅動LSI兩組晶片，就可以構成CCD驅動周邊電路。(圖二)是日本松下電器開發的晶片NN12063A，該晶片內建編號為MN39620 CCD、TG、AFE及VD等電路。

《圖二　CCD感光元件與驅動LSI的外觀》

驅動電路設計技巧

驅動信號與驅動電壓

設計驅動電路必需進行下列項目檢討：

所謂高速脈衝是指ψH、ψR、DS1、DS2與ADCLK而言，因為水平CCD的驅動需要用到ψH、ψR；垂直CCD的驅動則需要ψV。

(圖三)是驅動水平CCD的水平CCD驅動信號（以下簡稱為ψH），以及為了將各畫素Floating Diffusion增幅器（以下簡稱為FD增幅器）reset的Reset脈衝信號（以下簡稱為ψR）特性。

《圖三　CCD感光元件的輸出與ψH、ψR脈衝的關係（1ns/div）》

(圖四)是為了驅動CCD並讀取電荷的垂直驅動信號（以下簡稱為ψV）。驅動水平CCD必需使用振幅的脈衝（pulse），一般是將TG直接與CCD連接進行驅動，此外ψR也是直接將TG與CCD連接，並對CCD內部施加一定的偏壓（bias）信號。

《圖四　ψV脈衝與垂直同步信號VD的關係（1ns/div）》

至於驅動垂直CCD以及負電壓的讀取，是以高電壓進行，因此從TG輸出的V脈衝與CH脈衝，必需利用VD進行電壓Level轉換與3值化，才能與CCD連接，此時VD會針對TG的輸出進行反相輸出。(圖五)是垂直驅動器（VD）的內部方塊圖；(圖六)是VD的動作特性。

《圖五　垂直驅動器的內部方塊圖》

《圖六　垂直驅動器的動作特性》

(圖七)是從輸入至CDS單元進行CCD輸出信號sampling的sampling信號（以下簡稱為DS1、DS2）、將ADC單元內的ADCLK脈衝clamp至(圖八)CCD黑色基準Level的OB clamp脈衝信號，以及顯示有/無信號期間的Pre-Blanking（以下簡稱為PBLK）等信號的特性，值得一提的是通常上述信號是由TG直接提供給AFE。

《圖七　從CDS作CCD輸出信號sampling的DS脈衝（10ns/div）》

《圖八　CCD輸出信號與OB clamp pulse的關係》

驅動信號的Timing

如(圖十)所示，典型的CCD電荷轉送方式可分為三種，分別是：

IT的電荷讀取方式，如(圖十一)所示可分為兩種，分別是：

由於大部份的CCD數位相機，電荷轉送都是採用IT方式，電荷讀取則採用IS方式，因此接著要探討frame的讀取技術。

(圖九)是IT方式的IS-CCD感光元件內部結構，由圖可知本IS-CCD的垂直CCD為6相驅動，水平CCD為2相驅動。

《圖九　IT方式的IS-CCD感光元件內部結構》

《圖十　CCD感光元件的電荷轉送方式與特徵》

《圖十一　IT方式的IS-CCD感光元件的電荷讀取方式與特徵》

(圖十二)(a)是CCD感光元件的V rate timing；圖十二(b)是讀取單元的timing。由圖可知它是表示frame讀取時的第一field的timing，換句話說一個frame的畫面是由三個field信號構成(圖十三)。接著要介紹CCD感光元件驅動的動作順序。

從垂直CCD朝水平CCD清除多餘電荷

圖十二(a)進行讀取動作之前，一般會利用比轉送期間更高速的轉送信號，將垂直CCD內多餘電荷朝水平CCD掃出，此時轉送段數的設定必需大於CCD垂直段數。

從Photo Diode（以下簡稱為PD）朝垂直CCD讀取電荷

如圖十二(b)所示，首先對ψV5脈衝添加的讀取脈衝，接著從連接於ψV5 gate的PD5讀取電荷，再從儲存於PD5讀取電荷信號並送至垂直CCD上。雖然隨著CCD種類略有差異，不過一般讀取脈衝寬度不得低於。

《圖十二　垂直轉送率的timing》

《圖十三　CCD感光元件的各field影像合成一張影像的動作原理》

從垂直CCD朝水平CCD轉送電荷

從垂直CCD讀取的電荷信號，由於垂直轉送脈衝已經添加於垂直CCD內，因此必需將電荷從垂直CCD朝水平CCD方向，在一個水平掃描期間，依序一次一行轉送至水平CCD，垂直轉送期間水平CCD則變成H或是L狀態。

從水平CCD朝FD增幅器轉送電荷

如(圖十四)所示，轉送至水平CCD的電荷信號，利用水平轉送脈衝將水平CCD，依照每個畫素轉送至輸出增幅器，接著在FD增幅器進行電荷－電壓轉換，最後再用Source Follow（以下簡稱為SF增幅器）作電流增幅。

如圖十五(d)所示，FD增幅器會利用脈衝信號，依照每個畫素reset成某基準Level；(圖十六)則是從FD增幅器讀取電荷的動作特性。

《圖十四　水平CCD的動作原理》

《圖十五　FD增幅器的動作原理》

《圖十六　讀取來自PD的電荷》

(圖十七)是一般TG內部的方塊圖，由圖可知它是由下列結構所構成：

‧根據輸入的時脈（clock）產生ψH、ψR、DS1、DS2、ADCLK等高速脈衝的高速脈衝Decoder單元；

‧以水平同步脈衝作基準進行H count的H Counter，以垂直同步脈衝作基準進行V count的V Counter；

‧根據H count、H Counter的輸出，產生各種脈衝的的pulse Decoder；

‧進行驅動模式、高速脈衝位相、寬度設定、讀取脈衝控制等各種設定、控制的serial data輸入單元。

《圖十七　Timing Generator內部方塊圖》

CCD感光元件與驅動IC的連接

(圖十八)是實際CCD與驅動LSI的電路圖，它也是松下電器開發的CCD MN39620與 內建TG、VD的NN12063A連接實例；(表三)與(表四)分別是MN39620與NN12063A的部份規格摘要。

《圖十八　CCD感光元件與驅動LSI的接線圖》

表三　MN39620 CCD感光元件主要規格

表四　CCD驅動LSI NN12062A/63A的主要規格

一般而言直接使用廠商推薦的驅動電路，大致上都可以獲得預期的效果，不過由於基板的阻抗（impedance）與導線圖案（pattern）差異，使用者往往需要調整阻抗定數、脈衝位相、驅動能力，尤其是高速脈衝的脈衝位相，必需透過TG進行數ns Level精密微調。例如(圖十八)的ψH damping阻抗，分別是ψH1、ψH5=4.7Ω，ψHL=33Ω，屬於使用者調整的項目，至於輸出電晶體的emitter阻抗值，微調時則必需考慮消費電力與電晶體的特性。此外由於CCD的輸出阻抗高達數百Ω，因此必需先輸入至emitter follow與source follow電路，進行低阻抗轉換才能輸出到AFE。

值得一提的是CCD的輸出信號通常是以數十MHz高速輸出，因此emitter follow與source follow用的電晶體，建議選用可以充分支援CCD驅動頻率具備高頻特性的type，例如的2SC4089等等。圖十九(a)是使用頻率特性不佳的電晶體獲得的CCD輸出波形；圖十九(b)是使用頻率特性適宜的電晶體獲得的CCD輸出波形，根據上述實驗結果顯示，頻率特性不佳的電晶體，CCD的輸出波形相當遲鈍無法獲得充分的CDS效果。

《圖十九　CCD的輸出必需使用寬頻電晶體（200mV/div、20ns/div）》

有關電路基板導線pattern的設計，基本上必需盡量縮短CCD的輸出端至emitter follow與source follow電路之間的距離，同時還需設法遠離其它高速系脈衝，例如ψH、ψR、DS1、DS2等單元。TG則盡量靠近CCD附近設置的同時，必需縮短ψH脈衝的導線，並注意各ψH脈衝的平行導線，尤其是使用可撓式（flexible）電路基板的場合，接地導線pattern極易造成ψH脈衝遲鈍。有關CCD的驅動方法，基本上各廠商幾乎都沒有太大差異，如果CCD的畫素結構與畫素數量完全相同的話，理論上可以與其它廠牌的CCD、TG、VD組合使用，不過由於各廠商的驅動timing與驅動電壓略有差異，因此上述的相異廠牌組合方式，可能無法充分發揮CCD的特性。內建VD與HD的TG，通常會針對各廠商的CCD特性，設計驅動能力與脈衝的站立與下降時間，換句話說任意與其它廠牌的VD、HD組合，可能會產生類似圖二十(a)、(b)因轉送效率劣化造成的shading等各種問題。

《圖二十　因轉送效率劣化造成的各種問題》

至於使用者必需設定的驅動電路項目，分別如下：

上述設定通常是配合實際封裝狀態，利用TG的serial設定進行微調。(圖二十一)是ψH1、ψH2與ψR的位相關係參考實例，實際上它會隨著CCD、TG、CDS與封裝狀態出現差異， 如果驅動CCD的ψH脈衝的驅動能力大於水平CCD的負載容量時，ψH脈衝的站立與下降會變得非常急峻，進而造成多餘輻射等棘手問題，因此建議在信號線插入串聯電阻作事前預防對策。

《圖二十一　ψH1、ψH2、ψR的位相關係實例》

有關CCD感光元件的驅動電流計算，例如以24.5454MHz水平驅動頻率，驅動1/2.5英吋500萬畫素的CCD，需要的電流值分別如下：

上述電流值為平均值，括號為峰值電流值。

實際上包含TG、AFE、VD等CCD周邊電路在內的總消費電力大約需要350mW左右。隨著CCD感光元件的大小、畫素數量增加，消耗電力則相對提高，因此設計電源電路時必需考慮電源的電流容量，同時盡量降低輸出阻抗。此外＋12V系電源的峰值期間只有數μs，所以可以不必列入考慮。

雖然百萬等級CCD與high vision CCD的驅動電路，動作原理、結構幾乎完全相同，不過即使frame rate相同，畫素數量越多驅動頻率也越高，因此驅動timing尤其是有關水平驅動信號必需進行謹慎微調，因為畫素數量的增加意味著gate容量與消費電力也隨著上升，散熱問題則更加困難。

結語

以上介紹CCD數位相機的CCD感光元件的周邊電路與驅動timing設計技巧。由於數位相機具備輕巧、省電，可以立即觀賞影像，同時還能夠透過網路傳輸影像等革命性功能，因此一般認為數位相機將繼續成為市場主流。

延 伸 閱 讀

未來智慧手機的電源管理技術 說到CCD的尺寸，其實是說感光元件的面積大小，這裡就包括了CCD和CMOS。感光元件的面積越大，也即CCD/CMOS面積越大，捕獲的光子越多，感光性能越好。因此，CCD/CMOS尺寸較大的數位相機，價格也較高。相關介紹請見「 什麼是CCD尺寸」一文。 有鑒於許多網友詢問CCD與CMOS的主要差別。我們暫時撇開複雜的技術文字，透過簡單的比較來看這兩種不同類型。比較CCD和CMOS的結構，ADC的位置和數量是最大的不同。你可在「 淺談CCD和CMOS的區別 」一文中得到進一步的介紹。 其實在相同圖點的情況下，數位相機CCD感光元件的面積越大，單個感光單元的面積也就越大，其信噪比和感光能力也就越強。相反，本來500萬圖點的數位相機，在CCD感光元件面積不增加的情況下，強行提高CCD分辨率，單個感光單元的面積越小。在「 高解析究竟是餡餅還是陷阱深入剖析」一文為你做了相關的評析。

市場動態

受市場需求的影響，自2003年以來，用於可拍照手機和數位相機的CMOS和CCD圖像感測器就持續供不應求，CCD/CMOS市場規模迅速擴大。雖然影像感測器市場的增長是CCD和CMOS同時發力，但從目前現況和市場發展趨勢來看，CMOS在逐步躍升為主流。相關介紹請見「 CMOS影像感測器市場擴大躍升市場主流」一文。 儘管高畫素CCD感光元件的投入對數位相機生產廠商來說會提升製造成本，但是為了在激烈的競爭中樹立各自品牌的形象，提高相機的畫素、展示自己公司的最新科技水準和研發能力已經成為了各廠商增加競爭力的有利法寶，所以各大廠家都是樂此不疲。你可在「 數位相機發展趨勢」一文中得到進一步的介紹。 Cypress推出用於高階DSC的新型900萬畫素CMOS圖像感測器。這些高性價比的影像感測器有很低的暗電流和低噪音，可以和更加昂貴的電荷耦合器件(CCD)相比擬。這些特性提供了傑出的影像品質，使照相機製造商能滿足高性能價格便宜DSLR的嚴格要求。在「 Cypress CMOS圖像感測器針對照相手機」一文為你做了相關的評析。