資料轉換器的技術難題
人類憑藉視、聽、嗅、觸、味等感官來學習、認識、理解自身以外的世界。電子設備的創新，大部分也都憑藉高效能類比訊號路徑技術，革新感官互動的功能設計，其中最有趣的例子之一，便是類比到數位以及數位到類比反向的轉換。
資料轉換器（ADC／DAC）是創新電子系統的重要領域。以往相關技術侷限在學術討論層次且無法進入商業化階段，不過現在系統設計師可以結構式方法創新設計。使用高效能資料轉換器的系統設計最重大的技術挑戰，在於實現時脈產生區塊，一個用來取樣輸入訊號的設計，常常會因為時脈限制，使得系統設計師必須依賴成本昂貴的時脈產生器，使系統達到可接受的效能等級。
為解決上述課題，本文首先針對負責實行高效能資料轉換的系統設計師，提供一些基本工具，強調時脈特性對資料轉換器效能的重要性，並討論時脈效能的基本觀念，再來詳細分析時序裝置，並針對特定應用提出修改時序裝置效能的方法。最後本文將以上述結論為基礎，討論設計師如何在系統階層做出正確的取捨。
從時域觀點看訊號取樣
如(圖一)(b)中顯示即為非對稱梯形脈波的輸入波形（Vin）。如果使用資料轉換器與無雜訊時脈來量化Vin，則如圖一(a)顯示輸入波形的圖形。同時，圖一(b)中黑色的點代表所需的取樣點。圖一(a)上半的曲線顯示這些點的平移，而這些點形成波形無失真的副本。假設取樣時脈有雜訊抖動的成分，圖一(b)中陰影區表示取樣時脈邊緣可能發生的時間範圍。紅色的點代表偏離的取樣位置，這些點落在可能的時脈邊緣的範圍內，但並不在陰影區的的中央。圖一(c)顯示偏離的取樣位置，而記錄在Y軸上的各個數值為偏離的取樣點Vin 的振幅。由於資料擷取系統不知道任何對於時脈雜訊或任何補償方式，在 X軸上各個相對應的數值為在正確時間上的「完美的」 取樣點。
偏離的取樣值主要是因為取樣時脈的抖動。圖一(c)紅色的曲線顯示其結果，也就是原始輸入波形的失真版本。觀察這些圖形後可得到三個結論：
即使 ADC 是完美的，含有雜訊的取樣時脈會引入雜訊與不需要的失真
以ADC取樣訊號的流程與RF領域中混頻的流程很類似，將訊號與含有雜訊的時脈混合，會得到對所需的訊號在頻域擴展及轉換的效應，如(圖二)所示。
輸入訊號Vin的頻率決定對時脈雜訊的靈敏度
從圖一梯形的上方可以看出，很顯然地，如果訊號本身不隨時間而改變，在任何位置對訊號進行取樣，並不會有差別。然而，如果取樣時脈含有雜訊，當輸入頻率愈大時，由資料轉換器所產生的誤差也越大。
ADC有兩個維度的解析度
ADC兩個維度的解析度包括量化切細的程度，以及資料轉換系統可以恆定地對訊號在精確的區間進行取樣的能力。前者由ADC的特性所決定，後者由取樣時脈產生系統特性與ADC 本質的限制所決定。
時脈效能與資料轉換器參數
取樣時脈對ADC／DAC效能的重要性是不言而喻的；了解以上三項結論對於如何對應到資料轉換器效能參數，將很有幫助。(圖三)顯示的是一小段輸入波形，其中所需的取樣點為ADC 輸入端從追蹤到保留的切換點。實際可能發生的取樣點舉例範圍，是由標有 tj 的區域所限定的，在可能的取樣區間內可觀察的輸入訊號位準的範圍則標為VRMS。
假設輸入正弦波，Vin 為：
對時間進行微分，可得到訊號斜率：
取RMS 值，則可得：
因此，由於抖動造成的RMS誤差電壓為：
訊雜比（SNR）定義為：
因此，由於抖動造成的SNR 成分為：
(公式六)中總抖動的抖動值 tj包含兩個主要的成分：ADC本身的本質抖動以及取樣時脈的抖動。這些屬性屬於隨機的參數，彼此獨立，因此總抖動 tj 的計算，是取ADC 本質抖動與取樣時脈抖動的「方和根」。公式六可用來繪製各種特定抖動值的圖形，可傳遞低於1ps RMS（1kHz～30MHz）抖動效能的時脈，雖然非常難以實現，但仍可取得。
SNR與系統效能
接著本文將討論許多系統效能方面的細節。Shannon公式是一種可解釋為何SNR 是系統效能最佳化的重要參數：
其中：C 是頻道容量，單位為 bps；B 是總系統頻寬，單位為 Hz。多媒體內容需要大量的頻道容量 C，系統設計師可透過選擇傳輸媒體或開啟更大的接收器頻寬方式，來控制系統頻寬。雖然開啟更大的接收器頻寬可能對SNR有負面影響，但無可避免，特別是無線系統部分，傳輸媒體的頻寬可能無法由系統設計師進行可調式的控制。在無線系統中，法令依照頻譜的分配來管制頻道的頻寬。顯然在此情況下，系統設計師要著重最佳化SNR的設計。
抖動與相位雜訊
抖動對ADC效能的影響如此顯著，研究抖動也更為關鍵。資料通訊或高效能資料轉換領域的工程師，傾向以抖動來制定時脈需求，而精確的時序與時脈領域的工程師，則是以相位雜訊參數來制定時脈效能。了解形成抖動成分的本質，對於估算相位雜訊與抖動均很有幫助。
如(圖五)所示，抖動包含兩個主要的成分：有界／定量性的抖動以及無界／隨機的抖動。定量性抖動具有可預測及可重複的特性，並可以相對少量地以觀測值進行精確的量化，因此定量性抖動可以表示為峰值至峰值的數值。另一方面，隨機抖動是隨機過程累積的結果，量測或定量較不明確。隨機抖動表示為RMS數值，一般會再附上量測頻寬作為定性標示。
相位雜訊為雜訊源直接的量測值，是構成總抖動的隨機雜訊成分。相位雜訊可使用頻譜分析儀來量測，頻譜分析儀可量測載波基礎頻率在1Hz頻寬內不同的偏移之下的功率位準，因此相位雜訊效能是以離散的數值、搭配相對應的頻率偏移所標示的，其表示的單位為 dBc／ Hz，或常以單側頻帶圖來表示。
大部分現今的頻譜分析儀會計算RMS抖動值。了解如何進行量測，將可幫助進一步理解相位雜訊如何影響系統效能。如果頻譜分析儀設定為量測相位雜訊，會顯示出單側頻帶圖。將相位雜訊轉換為RMS抖動的第一步，是將表示在相位雜訊圖中介於兩個特定頻率偏移值之下的功率面積積分，這是伴隨抖動數值的量測頻寬，其表示單位為 timeRMS，如(圖六)所示，此計算值稱為RMS相位誤差。由於頻譜分析儀會顯示單側頻帶圖，其面積讀值要乘以兩倍。
一旦決定RMS相位誤差，剩下的轉換程序就很簡單了。函數L（f）通常定義單側頻帶相位雜訊。如果將RMS相位誤差定義為rms，則：
因此，
當RMS抖動以有意義的方式定義，f1 與f2 的數值也必須與RMS抖動數值一起列出來。
時序裝置的詳細分析
(圖七)表示時序裝置主要的功能性方塊圖。時序裝置可以產生參考時脈輸入的多重和整數數量的副本。如果參考時脈分配到多重的介面卡，且因為透過電纜線或骨幹的傳輸過程中而包含額外的雜訊，時序裝置則可以設定為從雜訊含量多的參考時脈輸入中移除相位雜訊，因此也移除抖動，產生「乾淨的」時脈輸入的多重和整數數量的副本。時序裝置包含鎖相迴路（phase locked loop）、迴路濾波器、電壓控制振盪器、分配區段（distribution section）、偏移控制（skew controls）與輸出緩衝器。
@大標:時序裝置最佳化
要找出時序裝置最佳的配置，可能要透過反覆的試驗。設計師應該了解各個區塊對整體系統效能的影響。電源管理大廠例如美國國家半導體（NS）便為訊號路徑設計師量身訂作線上設計工具，可加速設計流程、提高生產力並加快產品推出市場的時間。
沒有任何一套設計配置能適合所有應用，但協助工具可以更明確地進行時序裝置。工程師在設計裝置效能所應用的基本機制，包含PLL參數、迴路濾波器參數、分配區段、以及偏移控制等等。此外，裝置整體的雜訊背景值，對效能也有重大的影響。
設計師可以調整特定的參數，提高效能。參考下方描述時序裝置相位雜訊的(圖八)與(圖九)，便可知迴路濾波器從較寬的迴路頻寬（如圖八所示）調整為較窄的迴路頻寬（如圖九所示）。
如果尚未允許該訊號拾取寬頻雜訊源時，圖中顯示為TCXO曲線的參考輸入，一般在相位雜訊中靠近其基礎頻率處，會有非常陡的滾邊。如果已拾取雜訊，則雜訊可能完全不會產生向下滾邊。時序裝置頻率輸出中的主要的雜訊來自：
- ●參考輸入；
- ●鎖相迴路（PLL）；
- ●電壓控制振盪器（VCO）；
- ●分配區段；
- ●裝置雜訊背景值。
裝置中的PLL、VCO、與雜訊背景值都會以分工型態進行作業，其主要工作包含頻率平移與雜訊抑制。設定迴路濾波器截止頻率可決定何時VCO接管PLL的雜訊衰減的工作。在非常大偏移下的相位雜訊值，大部分由裝置雜訊背景值決定，一小部份由VCO決定。在使用窄迴路頻寬設計配置下，如圖九所示，VCO傾向主導總雜訊效能。如果PLL在靠近載波處有優異的效能，則迴路濾波器應該調整為遠離載波，這樣它可以在參考輸入中過濾任何雜訊。這是一個良好的配置，特別是如果VCO在很遠例如是大於 50 kHz偏移下，也具有優異的相位雜訊效能。
| 《圖八 具有寬迴路頻寬之時序裝置的相位雜訊示意圖》 |
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| 《圖九 具有窄迴路頻寬之時序裝置的相位雜訊示意圖》 |
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結論
高效能資料轉換器反複的試驗，可決定時脈時序裝置配置的優劣程度。設計師如果對ADC 訊號與雜訊效能相關的問題具有相當的了解，並參考良好的協助設計工具，就可以達成完美的設計。表面上看來，在資料轉換器設計中附屬部分花時間進行最佳化看似瑣碎，但此舉能令消費者感受到完美設計所帶來「高解析度」的差異。
（作者任職於NS美國國家半導體介面部門）
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