銅電鍍在先進半導體封裝中是形成重分佈層（ RDLs ）的主流解決方案， RDL是傳遞處理進出封裝的資料的導電跡線，也作為晶片小尺寸I/O 及與電路板更大尺寸連接之間的一種過渡。逐漸地，銅被用來做為增加 I/O 數的解決方案，而相較於傳統控制塌陷高度晶片連接（ C4 ）凸塊，使用銅柱更可能以較小尺寸及更高密度來成型。這些高密度解決方案對於提升用於雲端伺服器的高性能 3DIC 處理器封裝效能和可靠性具有關鍵性。然而，很明顯的是3D IC 封裝不會是促進所有封裝應用改善的解決方案。

扇出型晶圓級封裝（ FOWLP ）科技允許在越來越小的矽積體電路上越來越密集的陣列(area array)能更具成本效益地連接到印刷電路板。這不是一個新的方法，但經過十年的利基應用後，現正朝向更廣泛的採用。 FOWLP 可以多種方式設計以滿足全球電子元件產業─包括單晶片、單層上多晶片及多層多晶片的各種方案的需求，並承諾為大量消費性行動應用提供性價比的理想平衡。

圖1 : 用於重分佈層（ RDL ）的鍍銅製程

為了滿足消費性電子元件的價格目標， FOWLP製程必須設計為極高產出量和相對低成本同時滿足非常嚴格的性能規格。尤其是，用於形成重分佈層（ RDL ）的銅電鍍製程必須能以高電鍍速度形成小如個位數的微米級寬度的精確線條和空間圖案。理想情況下，在同一種溶液中相同的銅電鍍化學品可並用於電鍍 RDL 及銅柱。

在最近的國際微電子與封裝協會 IMAPS 元件封裝會議上，陶氏演示該公司所提供和正開發以解決這些市場驅力的解決方案。陶氏的 INTERVIA 8540 銅電鍍液已被廣泛用於 RDL電鍍，同時也是對新電鍍化學品而言一種有益的基準。在300 毫米晶圓內部測試時， INTERVIA 8540 和新型 9000 化學品二者在RDL電鍍都表現具有低的晶粒內高度均勻性（WID ），與在相同的電鍍速率上幾乎完全相同的效能。 INTERVIA 9000銅則能電鍍出較不為隆起的外形。

對於銅柱應用方案來說，INTERVIA 8540 和 9000 銅化學品兩者的結果皆證明了性能。銅柱電鍍液需要以平整表面和高度均勻性來沈積銅柱，同時維持快速晶圓產出所需的高電鍍速率。就此而言，較新的 INTERVIA 9000 銅化學品能夠電鍍出更平整的表面和至少平均電流密度18 ASD（每分鐘4 μm）。

圖2 : (source：psicases)

原型化學品也已被開發並為通常用於扇出型應用的電鍍巨型銅柱進行評估。以前期的原型化學品電鍍直徑 50 微米的銅柱，證明有能力以至少平均電流密度20 ASD（ 4.4μm／每分鐘）的沉積速率電鍍出無缺陷的平整表面並具有優秀的晶粒內高度均勻性(WID) 效能。另一個同為扇出型應用的原型化學品也證明其有能力以高達平均電流密度 40 ASD （ 8.8μm／每分鐘）電鍍具備平整表面及良好 WID 效能的 200μm 直徑銅柱。

若要瞭解陶氏電子材料如何優化其先進的 3DIC 和 FOWLP 電子封裝材料，請查閱 於2016 年 IMAPS 國際電子封裝會議發表的演講稿「銅柱化學品評估」。

查閱更多演講稿內容，請瀏覽網址：http://www.dow.com/webapps/include/GetDoc.aspx?filepath=elecmatls/pdfs/noreg/888-00027.pdf