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創新FDSOI能帶調製元件雙接地層Z2FET
 

【作者: H.El Dirani 等人】   2018年02月02日 星期五

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今天,全耗盡型絕緣層上矽(FDSOI)CMOS技術因超高開關速度、超低功耗(ULP)和適中的成本而引起業界廣泛的關注。在這種情況下,物聯網(IoT)和射頻用超薄體矽BOX層(UTBB)元件預計達數十億個。這項先進技術有很多特點。超薄元件將會受益於可調閾壓值、低洩漏電流和優化的寄生電容、遷移率和亞壓值斜率(SS)[1-3]。


現在重點介紹能帶調製元件(FED [4–6]、Z2-FET [7–10]和Z3-FET [11, 12]),應用廣泛,可用於研製ESD [13–16]防護組件、記憶體[5, 17–19]和快速邏輯元件。[4].參考文獻[8]提出的標準Z2-FET具有快速開關、低洩漏電流和可調觸發電壓。通過比較發現,無前柵的 Z3-FET [ref]的觸發電壓 Vt1 更高,同時雙接地區域使其能夠承受高電壓。標準 Z2-FET的升級版因市場對更高的Vt1 電壓和超低功耗的需求而產生,採用先進的FDSOI技術,在前柵下面增加一個N型接地區域, 稱之為 Z2-FET DGP。


本文結構如下。首先介紹Z2-FET DGP的結構和工作原理。然後,測量了DC,揭示新元件的洩漏電流(ILeak)、快速開關和可調觸發電壓(Vt1)的性能表現。還將該元件與其它元件(Z2-FET和Z3-FET)進行了比較。最後,介紹了該製造技術對元件特性影響。


元件架構和工作原理

Z2-FET DGP的架構與Z2-FET [8]相似,只不過在前柵多了一個N型接地層(GP-N)。元件包括一個超薄矽膜(tSi = 6 nm,圖1a)正偏 P-I-N 二極體。該溝道分為兩部分。


Ln 部分被一個高K(介電常數)金屬柵封閉(CET 3.4 nm [3, 16]),其餘部分未封閉。陽極和陰極充當漏極和源極,分別接受高P+ 和 N+ 摻雜。在這個結構與兩個相鄰的重摻雜接地區域(GP-P 和GP-N)之間被一層很薄的埋氧層(tBOX = 20 nm)隔開。GP-P區域相當於一個背柵,控制溝道的Lp 部分;而GP-N區域則置於前柵下面,用於增強柵極部分的勢壘。只在源極/漏極區域生長矽外延層。我們用這項技術製造了兩款產品。第一款產品有一層超薄的矽膜(tSi = 6 nm,圖1a),另一款產品的結構比第一款厚(tSi = 12 nm, 圖1b)。兩款產品的寬度固定(300 μm)。



圖1 :  N型Z2-FET DGP結構的示意橫截面:(a)薄的tSi(b)厚的tSi。
圖1 : N型Z2-FET DGP結構的示意橫截面:(a)薄的tSi(b)厚的tSi。

能帶調製技術是這兩款元件的重要特性。P+陽極施加正偏壓,N+ 陰極接地(VA > 0V且VK = 0V)。通過給前柵分別施加正偏壓(VGf > 0V)和負偏壓GP-P(VGbP < 0V),就可以形成空穴和電子的注入勢壘。這種靜電控制在溝道(N+PNP+)內引起虛擬摻雜,而Z2-FET DGP處於斷態[7]。元件的導通是由前柵和背柵來調節,產生可調節的觸發電壓Vt1。提高陽極偏壓 VA 將會觸發注入勢壘之間的回饋機制。當 VA 達到 Vt1時,注入勢壘消失,元件從斷態快速切至通態(圖3b-c)。


圖2所示是洩漏電流(在VA = 1V時提取的電流值)對測量解析度的變化過程。不難發現,當延長實驗時間時,ILeak 電流降低。


隨後在室溫以非常快的測量解析度取得DC結果(電流飽和的原因是實驗裝置使用1 mA合規電流)。


圖2 : Z2FET DGP (Lp = Ln = 200 nm)洩漏電流對測量速度人變化過程,其中VGf = 2V, VGbN = 0V且VGbP = -2V. tSi = 12 nm.
圖2 : Z2FET DGP (Lp = Ln = 200 nm)洩漏電流對測量速度人變化過程,其中VGf = 2V, VGbN = 0V且VGbP = -2V. tSi = 12 nm.

元件特性

圖3描述了元件的基本特性(快速開關,可調 Vt1, 滯回)。兩款元件從低電流切換到高電流,ION/IOFF 比是107(圖3a-b)。不過,這款超薄元件的開關速度不是很深(SS = 60 mV/dec, 圖3a)。在薄膜內,載流子重組率提高,主要由介面控制,而且有效壽命縮短。這一事實影響了勢壘之間的回饋,導致非垂直開關,如圖3a所示。


將薄膜厚度由6nm提高到12nm,有助於恢復勢壘之間的回饋。因此,厚元件從斷態快速切換到通態,SS = 1 mV/dec,如圖3b所示。互補型元件(P型,圖3c),前柵置於陰極邊上,具有相同的性能。



圖3 : 在不同的前柵電壓且VGbP=-2V時的實驗DC IA-VA 特性。Z2-FET DGP(Ln = Lp = 200 nm)with (a)tSi = 6 nm (non-vertical switch)(b)tSi =12 nm(sharp switch)and(c)IA-VK curves for Z2-FET DGP type P with tSi = 12 nm.1 mA合規電流。
圖3 : 在不同的前柵電壓且VGbP=-2V時的實驗DC IA-VA 特性。Z2-FET DGP(Ln = Lp = 200 nm)with (a)tSi = 6 nm (non-vertical switch)(b)tSi =12 nm(sharp switch)and(c)IA-VK curves for Z2-FET DGP type P with tSi = 12 nm.1 mA合規電流。

IA-VG 轉移特性

通過背掃電壓 VGf,可以取得相似的垂直斜率特性,如圖4所示。隨著 VA 升高,需要更高的VGf 來關斷元件。不過,當VA = 1.1 V(VGbN = 0V, 圖4a)時,元件在整個VGf電壓範圍內保持通態, 因為勢壘已經消失。雖然VGf > 0,但是注入體矽的空穴數量十分重要,可壓低陽極邊上的空穴注入勢壘。通過比較發現,提高VGbN 到1 V,可增強柵極下面勢壘,因此,在更高的陽極電壓VA時,元件被阻擋,如圖4b所示。



圖4 : Z2-FET DGP器件IA-VGf轉移特性,其中VGbP = -1 V,不同的陽極偏壓VA ;(a) VGbN = 0 V;(b) VGbN = 1 V. Ln = Lp = 138 nm, 1 mA合規電流。
圖4 : Z2-FET DGP器件IA-VGf轉移特性,其中VGbP = -1 V,不同的陽極偏壓VA ;(a) VGbN = 0 V;(b) VGbN = 1 V. Ln = Lp = 138 nm, 1 mA合規電流。

觸發電壓

圖5所示是觸發電壓(在 IA = 10-6 A提取的電壓值)對測量解析度的變化過程。當 VGf 升高時,空穴勢壘變得更強,因此,導通元件需要更高的Vt1,這對前柵偏壓非常敏感(?Vt1/?VGf = 950 mV/V)。


在超薄Z2-FET DGP(方形符號)內,觸發電壓高於厚元件(圓形符號),因為非垂直開關。不過,將GP-N與前柵連接起來可以強化柵極部分的勢壘。因此,消除勢壘需要更高的VA 電壓,這就是觸發電壓Vt1 升高(封閉符號)的原因。



圖5 : 觸發電壓Vt1 對前柵偏壓的變化過程,VGbP = -2 V,tSi = 12 nm (圓圈符號),tSi = 6 nm (方形符號)。Ln = Lp = 200 nm.
圖5 : 觸發電壓Vt1 對前柵偏壓的變化過程,VGbP = -2 V,tSi = 12 nm (圓圈符號),tSi = 6 nm (方形符號)。Ln = Lp = 200 nm.

柵控滯回

圖 6所示在低陽極電壓(VA < 1 V)時,元件是關斷狀態,當VA 達到觸發電壓Vt1時,迅速導通。藍線代表在前向掃描時Z2-FET DGP的輸出IA-VA 特性。當 VA 回掃(紅線)時,元件保持導通直到關中斷點為止,導致不同的滯回,具體取決於VGf。溝道 Ln 部分的勢壘隨著 VGf 提高而改進,因此觸發電壓提高,導致更大的滯回。



圖6 : IA-VA曲線顯示在各種VGf時的快速開關和柵控滯回,VGbP = -2V且VGbN = 0 V.Ln = Lp = 138 nm,tSi = 12 nm,1 mA合規電流。
圖6 : IA-VA曲線顯示在各種VGf時的快速開關和柵控滯回,VGbP = -2V且VGbN = 0 V.Ln = Lp = 138 nm,tSi = 12 nm,1 mA合規電流。

Z-FET系列產品

在前柵下面設計GP-N層的優勢是強化該區域的勢壘,因此提高Vt1電壓。圖7a描述了Z2-FET DGP的IA-VA 曲線,這裡同時用前柵電壓偏置GP-N(VGf = VGbN)。Ln 勢壘強度提高,導致 Vt1 升高(比圖3b升高0.5V)。


與其它的Z-FET系列相比,Z2-FET DGP擁有更高的 Vt1電壓,如圖7b所示。事實上,用 與VGf電壓值相同的電壓偏置GP-N,致使觸發電壓Vt1 > 應用電壓(例如,當VGf = VGbN = 3 V時,Vt1 = 3.5 V)。因為這個特性,推薦Z2-FET DGP充當靜電放電保護方法的替代產品。


圖7 : (a)電流對漏電壓測量值,對於不同的與GP-N(VGf = VGbN)相關的前柵電壓,在VGbP = -2 V時,(b)觸發電壓 Vt1 的變化,with VGf 當 Z2-FET & Z2-FET DGP時, with VGbN 當Z3-FET時。Ln = Lp = 200 nm, tSi = 12 nm.
圖7 : (a)電流對漏電壓測量值,對於不同的與GP-N(VGf = VGbN)相關的前柵電壓,在VGbP = -2 V時,(b)觸發電壓 Vt1 的變化,with VGf 當 Z2-FET & Z2-FET DGP時, with VGbN 當Z3-FET時。Ln = Lp = 200 nm, tSi = 12 nm.

製程影響

雖然前柵與背柵之間無自動校準,取得一個很好的裸片到裸片 Vt1 vs. VGf 複製,如圖8所示。注意到,對於每個VGf 偏壓,整個集合的Vt1 離散(表1的標準差) < 25 mV,表明元件特性不受GP-N位置變化的影響。



圖8 : 使用不同的前柵偏壓的觸發電壓Vt1 的變化過程,10個 Z2-FET DGP樣片。Ln = Lp = 200 nm, tSi = 12 nm.
圖8 : 使用不同的前柵偏壓的觸發電壓Vt1 的變化過程,10個 Z2-FET DGP樣片。Ln = Lp = 200 nm, tSi = 12 nm.
表1 統計分析

VGF V

0

0.5

1

1.5

2

VT1 V)平均值

0.77

1.16

1.62

2.07

2.5

Σ

0.009

0.023

0.023

0.026

0.023


結論

本文論述的Z2-FET DGP首次採用最先進的FDSOI製造技術。DC實驗結果很有說服力。薄膜厚度對於能否正常工作十分重要。本文討論了性能相同的互補型元件。同時還討論了製程的影響。Z2-FET DGP可用作邏輯開關,因為具有滯回,可用於研發1T-DRAM記憶體。最後,在GP-P旁邊增加一個GP-N層,可提升元件的功能性,使Z2-FET DGP的觸發電壓Vt1高於標準Z2-FET。這使Z2-FET DGP可以替代採用先進FDSOI技術的ESD保護元件。


(本文作者H.El Dirani(1,2)、P.Fonteneau1,Y.Solaro(2)、P.Ferrari(2)、S.Cristoloveanu(2)於(1)意法半導體,Crolles,France及(2)Univ.Grenoble Alpes, CNRS, IMEP-LAHC, F-38000 Grenoble, France)


參考文獻

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[2] O. Faynot, F. Andrieu, O. Weber, et al. , “Planar fully depleted SOI technology: A powerful architecture for the 20nm node and beyond,” Tech. Dig. - Int. Electron Devices Meet. IEDM, pp. 50–53, 2010.


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