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應從市場分析3D IC發展趨勢
3D IC是否可以成為應用主流,矽通孔(Through Silicon Vias;TSV)技術是一個關鍵,全球目前在3D IC上的努力,不僅包含了IDM廠、設備與工具供應商、材料應用商、Foundry、OSAT以及封裝測試廠等,另外還有聯盟協會,如ASET、3DASSM、EMC3D以及SEMATECH等,都已先後投入到3D IC的市場應用行列中。然而,以目前半導體價值鏈結構來評估3D IC的應用市場,從IC設計、供應Foundry製程、封裝測試方法、提供設備與工具等,這些都仍處於未成熟的階段。對市場了解將可促進新技術成形,因此我們將檢視3D IC的市場應用現況,透過對製程、成本以及應用時程的探討,進而了解未來的市場趨勢。
TSV製程是3D IC核心技術
應用TSV來作晶片或晶圓堆疊,才可以算是3D IC的應用,因此TSV製程的成熟,將會主導3維晶片的應用市場。然而,目前看來,TSV並非是3維堆疊唯一選項,存在半導體產業目前所使用的3維整合堆疊技術,主要可以含有以下五種方式[1]:
●Wire Bonding
●PoP
●Embedded
●TSV
●Edge Traces
其中,以前兩項技術較為成熟,市場應用佔8成以上,而Edge Traces技術,在市場上仍未定調。不過,打線接合(Wire Bonding)和封裝堆疊(PoP)在3維堆疊的應用上,已經顯露出限制。也因此相較於其他的技術來看,主宰3D IC產業的關鍵技術,未來仍將以矽通孔(Through Silicon Vias;TSV)製程為主。應用TSV來堆疊3維晶片是封裝技術的一個新突破,其未來可以用來整合IC、邏輯晶片、RF、CMOS影像感應器與微機電系統。然而,一個新技術的成熟,必需經過多方面評估,因此,若要觀察3D-TSV應用在3D IC的能力,並檢視其目前可以達到的水準概況,至少需包含以下幾項的評估[2]:
●鑽孔技術
●填孔技術與應用材料
●標準的製程安排
●堆疊技術
●接合的技術
●晶圓薄化後的處理
因此,採用TSV技術堆疊IC相關之應用,將會波及到整個IC生態;在價值鏈上的成員,亦需妥善調整企業策略,才能利用TSV技術,來克服目前主流封裝技術未來的限制。接下來,我們將針對TSV的技術應用概況作一說明。
現階段TSV相關技術能力
根據市場上對TSV三維堆疊技術應用在3D IC時程之普遍看法,在接續CMOS影像顯示器之後,下一波應該鎖定在記憶體DRAM的堆疊上,那是由於記憶體堆疊較屬同質性,在技術上較容易成形,因此,我們使用了DRAM堆疊的TSV技術能力,來觀察並說明目前使用TSV技術時,可達到的技術水準指標,與未來的預測值[3]。
這其中包含了TSV孔的尺寸、薄化後的晶圓厚度、深寛比值等規格資料,並進行技術預測到2015年。另外,現在記憶體的封裝,在今日主要仍是使用打線接合以及PoP的封裝方式,兩者大約仍佔有80%以上的產值,而使用TSV來作堆疊的比例,亦將會從2007年的0.3%持續地成長,並同時會在功能與封裝尺寸上有所進展。例如,TSV的孔徑,將會由目前的大於10µm,預估在2015年之後,縮小到不到5µm,至少縮減50%,而深寛比也將會放大到10倍以上,並將擁有不到50µm的間距。另外,在2015之後,使用3D-TSV製程作堆疊的記憶體市場,預估將至少有25%的規模[4]。
然而,儘管市場大部份業者樂觀預估TSV的應用成長,但卻有持保守態度者存在,根據Samsung的評估,由於記憶體堆疊的熱處理問題,仍未有有效的解決方案,要樂觀看待3D-TSV應用在記憶體產品上,可能仍需進一步審慎評估[5],也因此,表一的時程規劃,可能將會往後延遲。
(表一) DRAM應用TSV製程的預測表[3]
|
~2009 |
2010~2015 |
2015~ |
孔徑 |
10~30µm |
5~10µm |
1~5µm |
孔深 |
50~100µm |
25~50µm |
15~25µm |
晶圓厚度 |
50~100µm |
25~50µm |
15~25µm |
深寬比 |
3:1~5:1 |
5:1~10:1 |
10:1~ |
間距(Pitch) |
75~100µm |
50~75µm |
20~50µm |
TSV密度 |
~100個I/O |
100~500個I/O |
500~1000個I/O |
封裝型態 |
DDP |
QDP |
8DP |
應用TSV加工的成本結構
以EMC3D聯盟為例
投入TSV製程來堆疊晶片,成本通常都會是廠商的首要考量,而部份的半導體聯盟,為了替會員評估相關成本,都努力嘗試找尋TSV的成本模式作為依據,如EMC3D聯盟即是個顯例。自成立以來,EMC3D便致力於創造成本效益的角度,來評估執行TSV技術整體成本(CoO),而針對TSV成本方面控制部份,根據他們所公布的3年目標,也可稍為看出應用TSV時,市場上對成本的普遍看法[2]:
●2008年:利用聯盟會員的設備與製程技術,將孔先以TSV製程導入到8吋晶圓的製作,並將成本控制在每晶圓400~500美元。
●2009年:可依技術趨勢,來調整使用孔先或孔後的製程,以便產出同第一年規格的晶圓,但成本需下降至每晶圓300美元。
●2010年:妥善整合TSV製程於12吋晶圓的架構中,並改善TSV製程的可靠度,不論是孔先或孔後的TSV,都將控制應用成本至每晶圓200美元以下。
以目前的狀態來看,EMC3D所設的成本目標,似乎進行得非常順利。然而,應用TSV於3維堆疊,在目前的市場應用,每片晶圓大概仍需要200~300美元的加工成本,以這樣高的成本,並不能滿足應用TSV的成本效益需求,部份廠商已經宣稱未來幾個月將會將TSV成本,降低至每晶圓100~150美元的水準。
規劃TSV成本架構
然而,理想的TSV成本應該要再壓低,才能滿足引進新技術的合理價格,而根據半導體廠商和製造設備廠商的說法,隨著TSV爆發式成長普及,成本將降至每片晶圓50美元,這意味著對於每片晶圓3000~5000美元左右的總成本而言,TSV加工成本可控制在1~2%左右。另外,若將封裝製程成本考慮進來,只要單片晶圓的晶片裁切量超過500枚,則每枚將不會追加超過10美分的成本[6]。
由於應用TSV時,規格會影響成本結構,若以孔的Feature Size為5×30µm的TSV製程為例,並根據EMC3D在iTSV所公佈的成本結構來作分析,如圖一所示,可以看出,若以整個iTSV製程應用在晶圓整合時的整體成本來說,在圖中的統計總合為$183.31美元,稍稍低於目前在市場中普遍的CoO。另外,由圖中亦可以看出EMC3D的iTSV製程,以Die Attach Bonding所花的成本$31.72最高,其次是Back Barrier/Seed的$21.32美元,再來便是Carrier Bonding與Thermal & CVD Barrier,各佔$16與$15.86美元。此三項成本共佔了將近47%,已將達一半的成本比例,應是TSV成本控制的主要項目。
《圖一 執行iTSV於孔尺寸5×30µm製程之成本結構圖》
![](/art/2009/08/311432111726/p1.gif) |
3D-TSV主要市場應用與時程
目前根據主要半導體廠的規劃,3D IC的市場應用,主要大致落在影像感應器(CIS)、微機電系統(MEMS)、無線電裝置(RF)、系統晶片(SoC),以及邏輯晶片等之異質整合應用上。而應用的時程規劃,根據Yole[1]以及IMAPS聚集Amkor、Tezzaron以及EVG等3D晶片製程供應商所進行的規劃指出,TSV的應用預計將會有以下的時程,圖二是以Yole的3D-TSV預估時程圖來輔助說明:
●2008到2009年,主要應用將於CIS、COC、簡易的Memory-on-Logic;
●2009年底到2010年,將會於CIS背面作背面顯影技術(BSI);
●2009年底開始,MEMS將會使用3D-TSV堆疊;
●2010年到2011年,將會有第一波的DRAM堆疊,會使用到3D-TSV,口徑大約仍大於35µm;
●在2013年底,將會有堆疊5層以上的記憶體產品問世,厚度大約介於20µm到75µm之間;
●到2012年底,3D堆疊的RF產品預計推出;
●2012年底至2013年,會有高密度記憶體與邏輯晶片的整合;
●2013年之後,預計將會有整合邏輯晶片、Flash與DRAM記憶體,以及RF晶片的3D SoC出現;
●2014年後,高度異質性晶片整合才有可能問世,屆時的TSV孔徑將會小於2µm[7]。
《圖二 3D-TSV技術應用預測時程[1]》
![](/art/2009/08/311432111726/p2.gif) |
3D-TSV應用產品趨勢預估
這是目前應用3D-TSV在市場上比較具有共識的評估與預測。然而,若是以應用的產品來評估,圖三則為Yole[4] [1]所提供的TSV應用成長預測圖。由圖中可以看出,最早出現的應用,是在CMOS影像感應器(CIS)上,接著,在2009年時,MEMS、無線SiP,以及記憶體堆疊的應用,也漸漸出現成長。以年複合平均成長率在50~60%的水準之下,則以記憶體堆疊的應用,成長最快,其次是Embedded Memories。而很明顯地可以看出,到2010~2012年開始,3D-TSV市場預估會有顯著的成長,iSuppli預估到2015年時,3D IC市場將會達到173億美元的應用產值,而其中堆疊記憶體的產值,將預估約會有95億美元。另外,目前主要的NAND Flash供應商例如Intel、美光、三星、東芝都已開發TSV封裝技術,DRAMExchange的專家期望在3到5年內看到TSV能在高容量記憶卡、隨身碟以及SSD等產品發揮更多的應用[8]。
《圖三 應用3D-TSV的各類產品晶圓加工產出率成長預測圖[1]》
![](/art/2009/08/311432111726/p3.gif) |
記憶體市場應用作先鋒
以目前記憶體的市場應用,一般可以從可3C電子產品、工業設備元件、汽車工業,與伺服器應用等方面來作觀察,因為這些設備都需求較高的訊號密度整合。使用3D-TSV技術應用於三維整合,將會為記憶體市場開啟新的成長機會。雖然在目前景氣需求尚待提振,似乎使用TSV技術在低成本的記憶體產品會面臨許多挑戰,不過確實的跡象顯示,這種應用已經展開。Yole估計在2009年底將有20000個三維整合的DRAM記憶體晶圓銷售規模,並將會持續地成長。到2013年,如下圖四所示,Yole預計電信(telecom)與電腦(computing)產業,將會大幅佔用超過70%的3D-TSV堆疊記憶體市場[9]。
《圖四 2013年應用3D-TSV於記憶體相關產品之預測產值百分比》
![](/art/2009/08/311432111726/p4.gif) |
提升3D IC應用的成熟度
綜合我們對3D IC應用市場的觀察,以目前的階段來看,仍然屬於未成熟的市場,反觀自從IBM發表覆晶技術之後,也需經歷幾十年的時間,才有今日覆晶技術成熟市場的局面。因此,相較於覆晶技術而言,3D IC核心技術TSV也將經歷一段相類似的技術開發生命週期。
其實,一個製程技術可以進展到足以量產的地步,必需具備製程中的可靠度評估、成本衡量,以及標準的製造程序等之標準的建立。針對3D IC的應用,我們條列以下的檢核項目,以便提供後進廠商思考[10]:
●製程成本是否可以合理降低;
●是否可以明確界定市場未來的可行應用;
●3維設計自動化設備(EDA)是否可以支援製程設計;
●是否可以提供熱處理和材料的問題;
●是否具有足以量產的工具設備,以便滿足具有經濟效益的產量需求;
●是否可以提供測試工具。
到目前為止,除了第一項成本控制,似乎已經有了較明顯的進展,例如EMC-3D可以讓使用iTSV製程的晶圓成本,控制在$145/Wafer的水準以內。而其他的項目,如市場應用的定位、支援的工具設備、可靠度的評估模式等,都仍處於初期的階段。除了晶圓薄化、組裝和最終測試方法外,大多數的製程都屬於成長期,仍需進一步的作測試與標準化。
另外,以目前整個供應鏈而言,仍缺少可以提供TSV技術的代工廠(Foundry),綜觀全球的代工廠,只有台積電(TSMC)計劃在2011年推出iTSV技術。若是代工廠普遍無法支援TSV製程,又或是IDM廠無法有效推出3D TSV的解決方案,3D IC產業短時間內,可能仍舊處於市場低迷的態勢。此外,由於目前普遍認為使用TSV來堆疊晶片,在設備、材料以及工具等條件,都尚未成熟,也因此許多研發3D IC的大廠,都傾向走上Fab-lite的策略,若是台灣代工廠可以支援TSV製程,將可再把全球3D產業重心,持續再拉回到台灣。
(本文作者張嘉華為南台科技大學科技管理研究所助理教授;唐經洲為工研院系統晶片科技中心主任室特別助理)
<參考資料:
1.3DIC & TSV Interconnects, Yole Developpement, Nov/2008
2.EMC-3D Consortium Targets Cost-Effective TSV Interconnects, SemiConductor, Feb/2007, http://www.semiconductor.net/article/CA6409528.html?q=EMC3D
3.Highlights of 3D ASIP, SemiConductor, Nov/2008, http://www.semiconductor.net/blog/200000420/post/270037227.html
4.3-D chip stacks standardized, EE Times, July/2008, http://www.eetimes.com/showArticle.jhtml?articleID=208808499
5.Samsung devises 3-D DRAM with TSVs, EETimes, Feb/2009, http://www.eetimes.com/showArticle.jhtml?articleID=213403028
6.How much cost can be reduced for TSV technology, Nikkei business, Apr/2009, http ://china.nikkeibp.com.cn/news/semi/45584-20090409.html
7.3D IC Questions and Answers with the EMC-3D Consortium, SemiConductor, Oct/2008, http://www.semiconductor.net/blog/Perspectives_From_the_Leading_Edge/12504-3D_IC_Questions_and_Answers_with_the_EMC_3D_Consortium.php
8.Through Silicon VIA solution for stacking multiple NAND flash dies, DRAMeXchange, Oct/2008, http://www.dramexchange.com/WeeklyResearch/Post/2/616.aspx
9.Yole Report: Memory Packaging & Integration Trends, Advanced Packaging, May/2009, http://ap.pennnet.com/display_article/361691/36/ARTCL/none/none/1/Yole-Report:-Memory-Packaging--Integration-Trends/
10.Tackling the TSV Checklist, Feb/2009, http://ap.pennnet.com/Articles/Article_Display.cfm?ARTICLE_ID=353615>
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