隨著3C市場的需求及技術的演進，元件的大小必須由微米走向奈米的尺度（1～100奈米），以提供速度、耗電量、整合及密度等各方面的改進，特徵尺寸（Feature Size）如過去的0.25微米、0.18微米、0.13微米將進入90奈米，開始邁入奈米電子技術的新世代。國際半導體技術藍圖（International Technology Roadmap for Semiconductors；ITRS）預測在2004年90奈米將可導入生產線量產，但各國先進廠商均積極地邁入此新製程，例如Intel、IBM、TI、Toshiba、TSMC、UMC...等，更已在2003年展開90奈米製程量產佈局，以成為下一個市場的贏家，並積極地投入90奈米以下製程之研究，以預備下一個世代的來臨。

但當特徵尺寸繼續走向65奈米、45奈米及32奈米以下製程時，製程技術將邁入更艱難的領域，其所面臨的挑戰可分為傳統奈米電子微縮技術及新型結構技術。在傳統奈米電子微縮技術方面，除了65奈米以下微影技術的發展機會未明之外，因金屬連線線寬縮小所造成的電阻/電容時間延遲（RC Time Delay），需導入低介電材料，以降低內連線系統的訊號延遲時間。在新型結構技術方面，因高度積集的電晶體數量所造成之功率消耗，亦有利用絕緣層上覆矽（Silicon on Insulator；SOI）、應變矽（Strained-Si）等技術以達到微縮及提升效能等目的。

如(圖一)所示，90奈米製程的產能從2004年每季約4500萬平方英吋（MSI/Quarter）至2008年約220 MSI/Quarter，而預測65奈米製程在2006年開始小量生產。目前邁入90奈米製程的廠商，其主要產品為MPUs、ASICs及Foundry等。

《圖一　各製程線寬的產能》

奈米級先進製程技術發展現狀及趨勢

微影技術

微影製程技術在IC製造中一直扮演著舉足輕重的角色，隨著IC產品技術需求的提升，微影技術也需不斷地提高解析度以製作更微小的特徵尺寸。為符合90奈米以下世代的需求，微影設備供應商也極力開發新的光學及非光學微影技術。經學術界與產業界的研究與評估，以下的方案最有可能成為90奈米以下世代的主流微影技術，分別是193奈米微影濕浸式技術（Liquid Immersion）、157奈米微影、極短紫外光（EUV）微影以及投影式電子束微影技術（EPL）。由於先進微影技術發展尚未明確，各先進廠商對其發展方向看法分歧，ITRS於2003年12月研討會中大幅度修正2001年所發表的微影技術預測，如(表一)所示。

《表一　ITRS微影技術發展Road Map》

低介電材料

隨著元件的關鍵尺寸愈來愈小及導線層數的急遽增加，相對的使金屬連線線寬縮小、集積度上升，使得導體連線系統中的電阻及電容所造成的電阻/電容時間延遲，已嚴重的影響了整體電路的操作速度。為了降低內連線系統的訊號延遲時間，利用具有低介電常數的材料（k＜3.0），成為金屬導線間的介電絕緣層（Intermetal Dielectric；IMD），來取代傳統所使用的二氧化矽（k值約為3.9），以降低電容方面的延遲。

低介電（Low-k）材料依沈積方式可分為旋轉式塗佈沈積法（Spin on Deposition；SOD）和化學氣相沈積法（Chemical Vapor Deposition；CVD）。摻氟的二氧化矽（FSG）為目前Low-k材料的主流，其在Si-O結構中摻雜陰電性較大的氟，可有效降低電子極化的效應，進而降低其介電常數（k值約介於3.2～3.8）。FSG薄膜可以利用CVD沈積，氟的來源是四氟化矽（SiF4）、氟乙烷（C2F6）、四氟化碳（CF4）或三乙烷基氧氟矽甲烷（TEOS）等。FSG與傳統二氧化矽的物性及化性相近，故和原本製程條件之相容性較高，導入0.13微米製程較容易。但微縮至90奈米製程時，需尋找介電常數更低的Low-k材料導入。依照ITRS低介電材料技術發展藍圖，FSG介電常數約3.2～3.6，適用於90奈米製程，而65奈米製程需要介電常數2.7～3.0的材料如Black Diamond、Coral等，如(表二)所示。

《表二　ITRS低介電材料技術發展Road Map》

絕緣層上矽

絕緣層上矽（Silicon on Insulator；SOI）是一種與CMOS的隔離（Isolation）有關的新技術，其原理是在矽底材的表面不遠處，增加一層二氧化矽絕緣體，稱為埋層氧化層（Buried Oxide；BOX），以降低寄生電容現象，如(圖二)所示。今日CMOS元件已進入小於100奈米領域，寄生電容的效應愈大，使絕緣層上矽結構的特殊優點有發揮的空間，而逐漸受到各方的矚目與研究。因為絕緣層上矽技術所製作出的電子元件具備高絕緣性、低寄生電容與可消除閉鎖現象等優點，特別適合在高速以及低消耗功率元件設計上，可望成為下一代IC元件主要結構與技術之一。

《圖二　SOI元件結構》

應變矽

一向遵循摩爾定律發展模式，18～24個月元件密度可增加一倍的CMOS主流技術，最近發展遭受到很大的限制，其中影響元件性能甚鉅的載子遷移率，亦因元件微小化垂直電場增強而衰減。如(圖三)所示，利用矽鍺虛擬底材（Virtual Substrate；VS）的觀念，在其上形成應變矽（Strained-Si）層以提高傳導載子的移動速率，其最大特點是在CMOS原有製程與結構下，即可有效提升元件特性、及其電路應用效能。

《圖三　應變矽晶格結構》

ITRS於2003年將傳輸增強場效電晶體（Transport Enhanced FET），即利用應變矽技術或其它方法使電晶體提高其載子遷移率，列入為未來幾年的顯露技術（Emerging Technology）之一，如(圖四)所示，而Intel於2002年底發佈將應變矽技術應用在90奈米CMOS技術上，引起IC業界極大關注，正式宣告一般認為還在研發階段的應變矽技術將導入量產。

《圖四　ITRS未來Emerging Technology預測藍圖》

先進廠商發展動態

微影技術

Intel

2003年5月Intel宣佈不導入157奈米微影設備於65奈米製程，將繼續使用193奈米微影技術，並輔以使用相位移光罩（Phase Shifting Mask；PSM）及光學近接修正（Optical Proximity Correction；OPC）技術，進行包括90奈米、65奈米以及45奈米等製程，並計劃在2009年以前，導入超短紫外光（EUV）微影設備，用於32奈米製程。

TSMC

TSMC於2003年9月透露在開發65奈米製程關鍵的曝光機技術有所突破，即是用193奈米微影濕浸式技術將波長縮短為132奈米，以提升其解析度，可能應用於65奈米以下2個世代的半導體製程。

低介電材料

TSMC & UMC

目前TSMC、UMC在0.13微米製程，均以k值略介於3.2～3.8的FSG為主要材質，FSG絕緣材料良率自2003年初陸續穩定在80％以上。TSMC在90奈米製程初期以現有k＝2.8的FSG材質為主，目前已在Fab12進行試產，同時k=2.6的FSG材質將在2004年試產。TSMC並規劃採用黑鑽石（Black Diamond；BD）絕緣材料，預計在90奈米製程穩定度更高後，才會考慮導入商業量產。UMC現階段積極研發將現有FSG材質向下延伸到k值低於3的目標，與FPGA大客戶已開始在k=2.8材料上進行試產，目前良率約在50％水準，預計於2003年底可以將良率提高到80％以上，以導入商業量產階段。

IBM

IBM在0.13微米製程導入介電常數較FSG低的Silk Low-k材料（利用SOD沈積），經過兩年的試產，受限於Silk在Low-k製程上面臨良率極不穩定的缺點，IBM在2003年第一季逐步淡出Silk材質，並將Low-k材料轉向FSG。在90奈米製程IBM已決定放棄以SOD法所製作的Low-k材料，可能會選用應用材料所提供的黑鑽石（Black Diamond；BD），或是諾發系統（Novellus Systems）所提供Coral低介電材料。

絕緣層上矽

IBM

IBM於1998年率先推出絕緣層上矽技術，開發出第一個以絕緣層上矽技術製作的微處理器PowerPC 750。於2004年初採用新的晶片製程，其應用了絕緣層上矽、應變矽與銅接線導入East Fishkill新廠，生產PowerPC 970FX微處理器。

AMD

AMD於2003年利用0.13微米SOI製程，生產ATHLON64處理器以降低其電源的消耗。2004年已在超微德勒斯登8吋晶圓廠Fab 30著手導入90奈米SOI製程，預計於第三季進入量產。

應變矽

Intel

Intel於2002年8月表示將採用應變矽技術於90奈米製程中，目前正開發下世代65奈米節點技術，在整合低介電材料、高速銅導線及應變矽等技術之後，計劃在2005年以65奈米製程在12吋晶圓上生產SRAM。

AMD

AMD於2003年6月在日本京都舉行的超大規模集成電路研討會上，介紹了採用應變矽及金屬閘門技術等多種高性能電晶體，估計可將電晶體效能提升20～30％，此新技術將使用在65奈米以下的製程技術。

結論

我國奈米電子技術所面臨的挑戰可分為傳統奈米電子微縮技術及新型結構技術，傳統奈米電子微縮技術以微影技術及低介電材料較為重要。

在微影技術方面，台積電期望開發193奈米微影濕浸式技術，以繼續使用193奈米曝光機，用於65奈米以及45奈米製程。若193奈米微影濕浸式技術能成功地用於65奈米製程量產，將能省下可觀的成本，而且我國在193奈米微影具有技術上的優勢，為研發193奈米微影濕浸式技術奠定了基礎。建議產業界可多投入能量於研發工作，雖193奈米微影設備昂貴，研究機構與學術界可與產業界共同合作，以增加研發速度。

在低介電材料方面，台積電和聯電均計畫以現有FSG材質向下延伸到k值低於3的目標，用於90奈米製程。而介電常數2.7~3.0的低介電材料為65奈米製程必備之技術，日後產業界必定要商業化的技術。因研發材料種類多，且技術屬萌芽期階段，建議研發機構及學術界在短期內，能審慎評估何種材料用於量產的可能性最大，然後產學研集中研發能量於特定材料，以協助產業界用於65奈米製程量產。

新型結構技術以絕緣層上矽及應變矽較受半導體廠商的重視。在絕緣層上矽方面，台積電及聯電均計畫在90及65奈米技術節點使用SOI技術。在應變矽方面，台積電表示將從90奈米製程開始採用此技術，將可有效降低14％的閘極漏電流；聯電亦發表70奈米的應變矽電晶體可載運超過一般矽電晶體20％的電流，並於測試電路中提昇速度逾10％。因我國絕緣層上矽及應變矽技術技術尚在萌芽期階段，建議產業界投入研發及觀察國外研發狀況同時進行，以累積經驗及調整研發方向。

由上述可知，奈米電子技術的研發範圍廣且難度高，使半導體研發經費高漲，加上2003年景氣復甦遲緩，單一廠商負擔全額研究經費的可能性已不高。我國應與先進廠商合作研發以降低研發投資成本，並建議由研發機構或學術界對新材料及新技術作初期的評估，以降低產業界研發的風險。（作者任職於工研院經資中心）