铜电镀在先进半导体封装中是形成重分布层（ RDLs ）的主流解决方案， RDL是传递处理进出封装的资料的导电迹线，也作为晶片小尺寸I/O 及与电路板更大尺寸连接之间的一种过渡。逐渐地，铜被用来做为增加 I/O 数的解决方案，而相较于传统控制塌陷高度晶片连接（ C4 ）凸块，使用铜柱更可能以较小尺寸及更高密度来成型。这些高密度解决方案对于​​提升用于云端伺服器的高性能 3DIC 处理器封装效能和可靠性具有关键性。然而，很明显的是3​​D IC 封装不会是促进所有封装应用改善的解决方案。

扇出型晶圆级封装（ FOWLP ）科技允许在越来越小的矽积体电路上越来越密集的阵列(area array)能更具成本效益地连接到印刷电路板。这不是一个新的方法，但经过十年的利基应用后，现正朝向更广泛的采用。 FOWLP 可以多种方式设计以满足全球电子元件产业─包括单晶片、单层上多晶片及多层多晶片的各种方案的需求，并承诺为大量消费性行动应用提供性价比的理想平衡。

图1 : 用于重分布层（ RDL ）的镀铜制程

为了满足消费性电子元件的价格目标， FOWLP制程必须设计为极高产出量和相对低成本同时满足非常严格的性能规格。尤其是，用于形成重分布层（ RDL ）的铜电镀制程必须能以高电镀速度形成小如个位数的微米级宽度的精确线条和空间图案。理想情况下，在同一种溶液中相同的铜电镀化学品可并用于电镀 RDL 及铜柱。
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