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NEC選用Cadence Cierto VCC驗證環境
 

【CTIMES/SmartAuto 黃明珠 報導】   2000年06月15日 星期四

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益華電腦(Cadence)六月初宣佈NEC電子事業部已選用Cadence的Cierto虛擬元件協同設計(Virtual Component Co-design;VCC)環境,作為新創ACE-2系統層次設計驗證程序的基準工具。

NEC ACE-2創新架構的第一階段發展重點將鎖定於系統整合單晶片設計流程內,決定開發時間長短的5個關鍵步驟,以舒解現代工程師所面臨的最大壓力來源。ACE-2最先啟用的是VCC環境中的智權(IP)模組化包裝功能,共計花費了8個月的時間才完成整合工作。VCC環境以高於RTL層級的擷取方式打造功能化與結構化智權模組的特有能力,正足以完全滿足NEC工程人員建立智權方塊的各項需求。另外,VCC的功能與結構協同設計能力,更有效地簡化了系統整合單晶片設計團隊彼此整合、交流和互換不同智權的協調過程。ACE-2方案的第二階段重心為發展更高階層的設計擷取模式,這項計劃全程共計3年,合約金額達到3千萬美元,最終目標將開發一套強大有效的設計環境,以縮減系統整合單晶片(SOC)設計所需的總體研發時間與成本。NEC期望主要客戶在2002年時,採用ACE-2設計3千萬閘的電路,由系統概念至產出光罩磁帶(Tape-out)僅需3個月即可完成。在此之前,第一階段將集中資源解決系統整合單晶片設計人員現今遭遇的最大困難,如建立智權模組、軟體驗證、快速RTL驗證,與實際晶片設計的介面、系統評估等議題,以期減少33%的設計時間。

ACE-2創新方案代表增進系統整合單晶片設計生產力的一項重要里程碑。Cierto VCC專屬的由RTL上一級擷取設計資訊的建構智權模組能力,為系統整合單晶片設計人員開啟在實際製造前,即可預先探測功能化結構設計空間的前所未有可行性。再搭配平台式設計理念,更能確保最小的設計與生產差異性。

關鍵字: 虛擬元件協同設計  恩益禧  益華電腦(CadenceEDA 
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